一、Viterbi译码器的FPGA设计（论文文献综述）
吴雪玲[1]（2021）在《基于FPGA的Turbo编译码的研究与设计》文中进行了进一步梳理近年来,由于无线通信技术迅速发展,导致频谱资源紧张,且数据在无线信道中传输会受到各种噪声的干扰,因此提高系统传输的有效性和可靠性成为了近年的研究热点。Turbo码作为信道编码不仅抗衰落能力强、频带资源利用率高、码间抗干扰能力强,而且性能接近香农理论极限值,具有重要的研究价值。而Turbo码中包含交织与迭代,迭代次数越多译码器性能越好,但同时资源消耗、译码复杂度和时延也会增加,因此资源消耗、译码复杂度和时延成为了Turbo码在通信系统中无法平衡有效性和可靠性的问题。本文以平衡通信系统有效性和可靠性、降低译码复杂度与延时为目标,对Turbo编译码进行研究,研究内容如下:本文首先对Turbo编译码、交织解交织、加扰和解扰的结构进行了分析,并提出改进的软输入软输出维特比（SOVA）译码算法。1、在解决溢出问题时,提出最大限度的预定义存储度量值的方法,保证在数据帧长度内累积度量值不会溢出,可以减小运算量以及资源消耗,在保证算法性能的基础上,减小了计算复杂度。2、在进行回溯更新可信度值时,提出改进的回溯结构。在滑窗回溯结构的基础上进行改进,每次回溯竞争路径时只比较幸存路径和竞争路径最后一个回溯时刻的判决值,可以减少不必要的回溯操作,在保证算法性能的基础上,减小译码延时。3、使用信道交织修正Turbo译码算法,降低数据在Rayleigh信道中传输的误码率。其次,对影响Turbo码性能的各种因素进行仿真分析,这些因素包括不同译码算法（主要是最大后验概率（MAP）类算法和SOVA算法）、交织深度、迭代次数以及码率等。根据仿真结果可以得出结论:MAP类算法的译码性能比SOVA译码算法好;交织深度越长、迭代次数越多、编码码率越低,算法误码率越小,译码复杂度越大。然后分析不同译码算法的计算复杂度和时间复杂度,改进后的SOVA译码算法降低了计算复杂度,保证了算法的性能。最后根据仿真结果,对信道编码发射端和接收端进行硬件设计与实现。用Verilog语言编写Turbo编译码、交织与解交织、加扰与解扰的功能模块,使用Simulation工具对功能模块进行仿真验证,比较仿真与理论结果,结果表明各功能模块硬件设计符合要求。使用Zynq 7000开发板作为系统验证平台,分别下载发射系统与接收系统程序,使用在线分析工具ILA获取编译码波形并分析,结果表明系统在FPGA中正常工作。
卜庆增[2]（2021）在《高性能多模式Viterbi译码器研究与设计》文中认为Viterbi算法是一种基于网格图的最佳序列译码算法,该算法以其优良的纠错性能广泛应用于各种通信系统中,但随着通信技术的发展,出现了多种通信标准,这些标准在进行信道编码纠错时,大多数采用卷积码与Viterbi算法相结合的编码方式。每个标准都有不同的编码形式,每种形式都对译码器提出了不同的要求。另外,制造商对构建可以在多种标准下运行的通信设备或系统有着浓厚的兴趣。这意味着通信设备既要兼容这些通信标准,又要具有动态切换这些标准的能力。为了满足通信系统中存在的多种通信标准,本文设计实现了一款能够支持这些标准的高性能多模式Viterbi译码器。本文深入理解卷积码的译码算法及原理,并根据设计要求,对该Viterbi译码器进行了逻辑设计、验证与综合等工作,主要针对以下几个方面展开了研究:研究Viterbi译码基本原理,在Viterbi译码理论基上探讨支持多码率、多约束长度译码方法,根据要求设计实现了支持软、硬两种判决模式,同时可以对约束长度为5-9编码率为1/2、1/3和1/4的单移位寄存器卷积码进行操作,码率和约束长度由多项式确定,且支持任意帧长度。分析Viterbi译码器中各个模块最新研究方法,确定整体设计方案,并完成译码器的设计。其中,ACS计算单元采用4个基数为16的ACS级连结构,该结构每个周期执行4次ACS操作,在基数为16的子网格图上运行,因此跳过了四个网格阶段中的三个阶段的状态度量存储器输入输出操作,从而使状态度量存储器带宽减少75%;幸存路径管理部分采用回溯法与滑窗相结合的方式,并且支持三种回溯方式,这种管理方式能够解决译码时幸存路径存储器无法存储大数据量的问题;为了解决度量溢出问题,提出了一种改进的模归一法,与其他设计相比,本设计中的路径度量计算结果采用13 bit有符号数量化;同时为了确定译码结果是否可靠,在每次“加比选”计算后,都有1 bit的Yamamoto判断位。为保证设计的正确性和完善性,在完成设计后,根据设计要求及译码器工作方式,对该Viterbi译码器的各个模块进行验证,同时进行了系统级验证。使用MATLAB软件对译码器进行不同模式下误码率分析,结果表明该译码器完全满足多功能设计要求,适用多种通信标准,并得到很好的误码性能。根据项目要求采用55nm CMOS工艺,在该工艺下综合后得出工作频率达到了350MHz。
王梦[3]（2020）在《基于流水线译码器结构的LDPC-CC码的译码算法研究与FPGA实现》文中研究指明低密度奇偶校验（Low-density Parity-check,LDPC）分组码,这种码型在定义的时候是利用了它自身的校验矩阵的,因为校验矩阵具有稀疏特性,所以LDPC码在译码的时候,可以采用置信传播（Belief Propagation,BP）这种译码算法进行译码,此种码的错误性能和香农极限之间的差异非常小。卷积码是一种具有编码器记忆特性的码,在误码性能上,分组码是比这种码的性能差的。低密度奇偶校验卷积码（Low-density Parity-check Convolutional Codes,LDPC-CC）是包含卷积特性这个特性的LDPC码,其校验矩阵具有与LDPC码相同的特性。同时,它也具有卷积码编码器的记忆特性,所以其编码器和译码器的结构设计很特殊。本文通过研究和分析LDPC-CC码的概念和结构,引出它的校验矩阵的构造方法。因为LDPC-CC码校验矩阵的特性和LDPC码类似,也有稀疏性这个特性,所以LDPC-CC码在译码的时候也可以采用BP译码算法;同时,由于它还具有卷积码的优点,其校验矩阵是包含记忆特性的,因此编码后其变量节点与校验节点之间的约束关系被限制为固定长度,所以LDPC-CC码这种码的译码结构可以设计为流水线结构。本文的主要内容是LDPC-CC码的译码器结构设计。本文通过仿真LDPC-CC码的编码和译码获得了大量的模拟数据。根据这些数据,影响LDPC-CC码译码性能的几个关键因素如译码算法、记忆长度、比重因子就被分析得到了。因为LDPC-CC码译码器是具有较高的译码时延和较低的存储效率这两个缺点的,所以针对LDPC-CC码的流水线译码器,本文重点研究了三种改进方案:一种是设计一个规则,使处理器暂停计算,即部分校验是由处理器每次做出硬判决而获得的序列来完成的。一种是采用按需变量节点激活计划（On-Demand Variable Node Activation Schedule,OVA）,在校验节点和变量节点的信息更新时,做出一些调整,这样的调整不会更改校验节点的激活顺序,但是只要校验节点激活需要消息,就激活变量节点,而不是激活将要离开操作区域的变量节点。最后一种是采用紧凑型流水线译码架构,让相邻的操作区域重叠以减少译码器的总存储需求。在这种布置中,由于属于重叠区域的比特尚未为下一次迭代做好准备,所以误码率（Bit Error Rate,BER）有望增加。仿真结果表明,采用这三种改进的译码算法,不仅能够降低译码器的初始时延,同时也会减小译码的复杂度,从而提高了译码器的性能。论文在对LDPC-CC码译码器进行了深入地研究和分析之后,构建出了译码器的整体硬件实现结构。在QuartusⅡ这个软件中,使用Verilog硬件描述语言（Hardware Description Language,HDL）这种输入的方式,分别对译码器的每个子模块进行硬件语言程序的编写。然后使用PowerPlay Early Power Estimator这个工具,通过设置不同的频率值来对LDPC-CC码译码器整体的结构进行了功耗的测试,最后通过功耗测试结果分析了LDPC-CC码译码器的相关资源使用情况。结果表明,与流水线译码算法相比,虽然OVA译码算法的逻辑单元和寄存器使用量都增加了,但是OVA译码算法性能却明显优于流水线译码算法。因此,牺牲一些硬件资源来达到提高译码性能的目的是非常有价值的。
罗小红[4]（2020）在《基于反向蝶形计算的低存储容量Turbo码译码器设计及FPGA实现》文中研究指明Turbo码由于其译码性能接近Shannon极限,成为信道编码领域的重点研究码型,并被广泛的应用于无线通信系统中。目前,Turbo码已被LTE-Advanced标准所采用作为信道编码方式,同时也被应用于物联网,图像的加密传输以及深空通信中。在Turbo码译码器进行硬件实现时,由于译码器通常是采用迭代方式进行译码,会对存储单元进行频繁的访问造成较大的功率损失。其中,对状态度量缓存（State Metric Cache,SMC）的访问造成的功率损失占到译码器总体功率消耗的一半以上。因此,对于功率受限的无线通信系统中,Turbo码译码器的功耗成为了重要的问题。为了解决这个问题,满足低功耗无线通信系统的设计要求,一种低存储容量的Turbo码译码器结构设计成为了重要的研究内容。本文以LTE-Advanced标准下的Turbo码为研究对象。首先,对Turbo码的编码方法和译码原理进行介绍。其次,对最大后验概率（Maximum A Posteriori,MAP）算法以及它的改进算法进行理论推导和分析。然后,根据改变状态度量存储方式的设计思路,提出了基于线性估算的Turbo码译码器结构设计方案。通过在传统的结构中插入一个排序模块和增量计算模块,将计算出的增量比特和位置比特进行存储,来代替对前向状态度量的存储。结果表明,该设计方案使得SMC容量降低了55%。在上述的基于线性估算的Turbo码译码器结构设计中,虽然减少了SMC容量达到了降低功耗的目的,但是SMC容量还可以进一步降低;并且对状态度量的处理是有损压缩过程,使得误码率（Bit Error Rate,BER）和误包率（Packet Error Rate,PER）性能有一定的损失,同时该译码结构的并行程度不够。因此,本文根据反向计算的设计思路,提出了一种基于反向蝶形计算的Turbo码译码器结构设计方案。在该设计方案中,将传统的编码网格图分成四个独立的蝶形单元,不在存储所有的前向状态度量,只需要存储符号比特和不能反向计算的状态度量。该设计方案使得SMC容量的降低了65%,并且BER和PER性能与对数域最大后验概率（Maximum A Posterior Probability Algorithm in Logarithmic Domain,Log-MAP）算法非常接近。论文最后对基于反向蝶形计算的译码器结构设计进行了深入的研究和探讨,然后在Quartus II 13.0软件平台中,采用Verilog硬件描述语言（Hardware Description Language,HDL）,对该设计结构进行编程实现,并使用PowerPlay Early Power Estimator和ModelSim进行功耗测试和译码时间分析。结果表明,在硬件资源使用方面,与传统的译码器结构相比,该译码器结构总的内存量降低了35.62%;在功耗和译码时间方面,在200MHz的工作频率下,总功耗较传统的译码器结构降低了15.38%,同时译码时间较线性估算的译码器结构减少了45.45%。因此,本文所设计的Turbo码译码器在保持较好的译码性能的同时功耗也得到了有效的降低。
陈元春[5]（2020）在《低延迟Turbo码译码算法的硬件设计与实现》文中研究指明Turbo码是一种基于并行级联卷积码的信道编译码,由于其在抗衰落和抗干扰方面性能优异,因此成为了CCSDS信道编码标准之一。本文基于该标准实现了帧长为8160的Turbo码编译码器的硬件设计与实现。首先简要介绍了Turbo码编译码的原理,接着对其性能进行仿真,然后重点研究了硬件设计以及改进方法,最后在项目系统中对Turbo码的实际性能进行测试。在MATLAB环境下的仿真中,本文共分析了三种译码算法的性能。通过不同参数角度的对比,得出了本课题8160bit帧长Turbo码的基本性能指标,并将结果与相关文献进行对比。在FPGA硬件设计时,针对传统MAP类译码算法延迟大,吞吐率低的不足,提出了基于滑动窗Max-Log-MAP算法的改进译码结构。所述改进主要包括以下四点:第一点是采用两个分量译码器并行译码的设计方法。第二点是对分支度量的计算结构进行拆分。第三点是独立设计分量译码器1和2,搭配新设计出的交织器和解交织器。第四点是采用流水线结构完成“加比选”计算,优化了先验信息的存储及读取方法。通过以上改进,降低了译码延迟时间,并且提高了吞吐率以及减少了资源消耗。相比于MAP类算法的传统译码结构,本文所设计的结构使得单个分量译码器中的LLR输出时间提前了99%,译码器存储资源节省了67%。在项目系统平台上的测试表明,所设计的Turbo码译码器能够稳定工作在130MHz的时钟下。本文所实现的Turbo码编译码器,已经成功应用于某无人机图像数据实时传输系统中。在迭代5次时,译码器延迟时间小于5ms,吞吐率高于8Mbps,满足了本课题对图像数据传输的要求。
廖若昀[6]（2020）在《面向小卫星用户终端卷积码FPGA设计与实现》文中研究说明随着现代科技不断的进步,人类到世界各地探索的需求越来越大,如广阔无垠的大洋、势艰险雪山、无人烟的沙漠,而其中许多地方是传统的蜂窝移动通信系统无法覆盖的。如当今的物联网技术运用于海洋之上,目的在于整合海样上多样化的数据信息,并对其进行监控和系统化管理;又如我国在西藏高海拔常年积雪地区架设的积雪厚度探测仪。在上述的地理场景下,架设并维护传统的蜂窝通信基站并长距离铺设电信光缆是不切实际的。由于卫星通信是直接与用户终端通信的,终端只要处于开阔的地带,且上方没有物体遮挡,即能实现与卫星高质量的通信。卫星通信得天独厚的优势在上述各地理条件下便充分的展现出来了。为了确保通信质量,纠错编码通常是通信系统中不可缺少的一环。因此与蜂窝通信系统一样,卫星通信系统也需要使用纠错编码。卷积码作为一种成熟的FEC纠错编码,复杂度适中,且提供的编码增益比较高,因而目前卷积码成熟地应用于4G系统的广播信道（BCH）,控制信道（CCH）等信道中;虽然目前有更新更强大的纠错编码,例如运用于4G数据信道（SCH）的Turbo编码,运用于5G系统的LDPC、Polar编码,这些编码方式需要进行大量的矩阵乘法计算以及大量的记忆存储。相比之下,卷积码实现简单、占用资源少,若在对系统速率要求,误码率不是非常高的情况下,其不失为一种“性价比”非常好的选择。本论文主要是研究的是将卷积码运用于卫星通信系统中,在同等信噪比情况下提高系统的通信的信息传输正确率。论文主要开展工作如下:1.在广泛学习信道编解码知识的基础上,对卷积码算法及其硬件实现方案进行了深入研究。2.介绍用户终端信号处理单元的上下行通信流程及相关算法。3.针对卫星终端系统的设计需求,给出了卷积码编码器和译码器的FPGA硬件实现方案,并在MATLAB中进行了详细的仿真与分析。4.以Xilinx公司的Virtex-7系列FPGA芯片作为开发平台,实现了卫星通信终端系统中的卷积码编码模块和解码模块并进行了仿真验证和资源评估。
朱锦华[7]（2019）在《基于SRAM-FPGA的Viterbi译码器的配置存储SEU容错设计与实现》文中研究指明在许多现代通信系统中,常采用在发射机中对发射信号进行卷积编码、在接收机中对接收信号进行Viterbi译码的方式来保证通信的可靠性。其中,Viterbi译码算法能高效地纠正由于信道噪声和其他干扰因素引起的错误,是实现低误码率的关键。基于应用场景的不同,Viterbi译码器可在基于SRAM的现场可编程门阵列（SRAM based Field Programmable Gate Array,SRAM-FPGA）等处理平台上实现。然而在一些特殊的电磁辐射环境（例如卫星通信等）中,基于SRAM-FPGA实现的Viterbi译码器很容易受到辐射或高能粒子轰击,从而导致软错误的产生。软错误（例如单粒子翻转（Single Event Upset,SEU））会损坏Viterbi译码器的配置存储器,进而影响其正常工作。配置存储器的SEU故障会改变电路的功能,且该故障将持续存在,直到对FPGA进行重配置并且重新启动该Viterbi译码器。由于上述因素的存在,因而使得基于SRAM-FPGA实现的Viterbi译码器的配置存储器的保护成为一个重要问题。本文首先开展了故障注入实验,研究了软错误对基于SRAM-FPGA实现的Viterbi译码器的配置存储器的影响。以此为基础,对SEU引起的Viterbi译码器的配置存储器故障类型以及Viterbi译码器对各类型故障的容忍能力进行分析。基于此,提出了几种利用译码器关键参数的故障检测方法,并利用故障检测方法的组合研究故障检测方案。之后结合故障检测方案,提出了一种有效的“两模+校验”（Duplication with Comparison,DWC）的容错设计方案。最后,DWC方案的评估结果表明,本文所提方案在资源开销使用率较低的情况下,可以达到与传统三模冗余容错方案相近的容错率。
闫丽娜[8]（2019）在《Viterbi译码器中用户数据存储抗SEU性能评估和容错设计》文中提出空间通信处理平台上存在大量的数字信号处理器如FPGA、DSP等。太空辐射粒子轰击到这些处理器后可能会使处理模块的存储数据发生改变,导致处理故障,其中最常见的故障就是单粒子效应。现代空间通信平台包含完整的发射和接收流程,其中接收处理复杂度远高于发射处理,而接收流程中复杂度最大的模块之一就是信道译码器。卷积编码作为一种纠错码是无线通信中经常使用的信道编码方式之一,接收端通常采用维特比（Viterbi）译码器进行纠错。目前卷积编码在现代卫星移动通信中得到了广泛应用,因此,针对空间通信系统中Viterbi译码器的可靠性分析及容错保护变得十分迫切。本文主要研究了基于SRAM-FPGA实现的Viterbi译码器中用户存储器部分对SEU的容错能力,并基于分析结果提出了选择性保护方案。首先,介绍了基于FPGA实现的Viterbi译码器的结构,并基于理论分析和MATLAB故障注入实验评估译码器的用户存储器抗SEU性能,结果表明译码器本身能够容忍大部分的SEU。随后以软判决译码为例,基于FPGA进行故障注入实验以验证理论分析和MATLAB估计结果。最后根据实验结果提出选择性保护方案,并基于FPGA评估保护方案的可靠性和有效性。实验结果表明,选择性保护方案能够以非常小的开销为代价进一步提高译码器用户存储器的抗SEU能力。
李威[9]（2019）在《基于FPGA的信道编译码技术的研究》文中认为随着信息时代的迅速发展,对信息传递的可靠性要求越来越高,信道编码技术也逐渐成为热门研究领域。现时的信道编码技术中,有传统的卷积码、RS码、Turbo码,也有最新研究出来的低密度奇偶校验码（LDPC）码、polar码等。由于LDPC码的纠错性能优异,并且接近香农（Shannon）限,使得LDPC码在诸多通信标准中被作为信道编码方案应用。LDPC码是一种特殊的线性分组纠错码,利用检验矩阵进行编译码,并且校验矩阵只有0、1元素,具有稀疏性。相对于其他的编码方式,LDPC码编码方法易于分析和研究,硬件的实现也能达到较高的吞吐量,并且具有更低的错误平层。LDPC码具有较大的研究价值和意义。本文对信道编码研究现状做简要的分析。描述了信道编码基本原理,阐述WLAN的关键技术,并介绍了基于IEEE802.11ac标准的物理层帧结构。介绍了不同信道编码方法的描述方法、编码过程、译码过程。通过校验矩阵的不同构造方式,对现有主流的LDPC码的几种不同编码方式进行分析介绍、对置信传播译码算法进行详细的公式推导。基于IEEE.802.11ac标准下,分析不同译码方法在MATLAB仿真下的性能差异,并对BP译码算法中不同迭代次数下译码性能进行对比。最后提出利用基于近似下三角的编码方法完成编码器的设计,利用校验矩阵结构的特殊性,对校验矩阵进行初等变换,通过矩阵计算完成编码过程。采用改进的最小和BP译码算法实现译码器的方案,在性能仿真结果中,改进的最小和BP译码算法在性能上不如LLR BP,但便于硬件的设计与实现,设计译码器的核心模块中,对校验节点更新单元和变量节点更新单元采用串行译码方式,降低译码复杂度,节省FPGA的逻辑资源。通过对仿真结果的分析,验证了方案在FPGA上实现的可行性。
赵恒[10]（2019）在《级联码在数据链系统中的研究与实现》文中研究表明数据链是战场通信系统的重要组成部分,可以确保空中侦查信息、地面控制信息和中继转发信息之间能够及时实现共享,并迅速实现同步作战。战争中信息传输的可靠性是数据链必须要考虑的重要指标,所以抗干扰技术是数据链的核心技术之一。为了提高数据链系统的可靠性,必须引入差错控制技术,因此对数据链系统的信道编码技术进行研究,选择适合数据链的编码方式具有重要的意义。本文主要对某自定义弹载数据链系统中下行链路的信道编码技术进行了研究。在讨论了弹载数据链中信道编码的国内外研究动态,研究了弹载数据链中常用的信道编码方案的基础上,分析了该数据链下行链路信道编码的设计方案。在进行多方面的比较与考虑之后,决定选用级联码（RS码+交织+卷积码）作为下行链路的信道编码,主要对级联码的相关算法和其FPGA实现进行了研究。首先对级联码的基本原理进行了研究,分别分析了 RS码、交织码和卷积码的编码及译码原理,并根据数学公式的推导和利用MATLAB平台对相关算法进行了研究。其次对级联码编译码器的硬件描述做了逻辑仿真与实现,重点研究了 RS译码器、串并结合Viterbi译码器和卷积交织器的硬件实现方法。再次设计了级联码各部分间的连接模块,给出了整个系统基于Xilinx的FPGA开发板的具体硬件实现方法,并在Vivado平台上对其进行了仿真验证。最后分析了级联码方案的纠错性能,利用逻辑分析仪ILA对级联码做了在线测试。经过测试,该级联纠错码可以纠正至少每间隔8个符号（2位二进制数）有1个符号的随机错误和最多连续140比特的突发错误,可以有效地降低弹载数据链系统的误码率,且能够满足数据链的设计要求。
二、Viterbi译码器的FPGA设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Viterbi译码器的FPGA设计（论文提纲范文）
（1）基于FPGA的Turbo编译码的研究与设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 绪论 |
| 1.1 研究背景 |
| 1.2 研究意义 |
| 1.3 文章内容与结构安排 |
| 2 Turbo码基础理论研究 |
| 2.1 卷积码基础 |
| 2.1.1 卷积编码原理 |
| 2.1.2 卷积码的描述方式 |
| 2.1.3 递归系统卷积码 |
| 2.2 Turbo编译码原理 |
| 2.2.1 Turbo编码原理 |
| 2.2.2 Turbo码译码原理 |
| 2.3 交织与解交织 |
| 2.4 扰码与解扰码 |
| 2.5 常见信道 |
| 2.6 本章小结 |
| 3 Turbo译码算法及其改进算法的研究与性能分析 |
| 3.1 Turbo译码算法 |
| 3.1.1 MAP译码算法 |
| 3.1.2 Log-MAP译码算法 |
| 3.1.3 Max-Log-MAP算法 |
| 3.1.4 SOVA译码算法及其改进算法 |
| 3.2 Turbo译码算法及其改进算法的仿真 |
| 3.2.1 未编码与不同译码算法对性能的影响 |
| 3.2.2 交织深度对译码性能的影响 |
| 3.2.3 迭代次数对译码性能的影响 |
| 3.2.4 码率对译码性能的影响 |
| 3.3 译码复杂度分析 |
| 3.4 本章小结 |
| 4 Turbo编码器的FPGA设计与实现 |
| 4.1 扰码 |
| 4.2 参数配置 |
| 4.3 交织器 |
| 4.4 分量编码器 |
| 4.5 删余复用模块 |
| 4.6 编码系统的仿真设计与实现 |
| 4.7 本章小结 |
| 5 Turbo译码器的FPGA设计与实现 |
| 5.1 信道解交织 |
| 5.2 分量译码器 |
| 5.2.1 分支度量计算单元 |
| 5.2.2 加比选单元(ACSU) |
| 5.2.3 软信息 |
| 5.3 解扰 |
| 5.4 译码系统的仿真设计与实现 |
| 5.5 Turbo编译码器板级测试与验证 |
| 5.5.1 开发板选型及开发工具简介 |
| 5.5.2 FPGA验证流程与平台 |
| 5.5.3 Turbo编译码器板级测试 |
| 5.6 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读学位期间取得的研究成果 |
（2）高性能多模式Viterbi译码器研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 主要工作 |
| 1.4 论文的组织结构 |
| 第二章 卷积码和Viterbi译码原理 |
| 2.1 卷积码编码基本原理 |
| 2.1.1 卷积码的概念 |
| 2.1.2 卷积码表达方式 |
| 2.2 Viterbi译码算法原理 |
| 2.2.1 Viterbi译码基本原理 |
| 2.2.2 Viterbi译码实现步骤 |
| 2.3 本章小结 |
| 第三章 Viterbi译码器的整体设计 |
| 3.1 设计要求 |
| 3.2 总体结构 |
| 3.3 译码器与EDMA的通信 |
| 3.3.1 Viterbi译码器专用EDMA资源 |
| 3.3.2 Viterbi译码器与DSP的通信过程 |
| 3.4 输入输出格式及FIFO |
| 3.4.1 输入数据格式 |
| 3.4.2 译码结果输出格式 |
| 3.4.3 输入输出FIFO |
| 3.5 寄存器的实现 |
| 3.6 整体控制单元 |
| 3.6.1 同步事件的产生 |
| 3.6.2 中断的产生 |
| 3.7 本章小结 |
| 第四章 译码器关键模块设计 |
| 4.1 ACS计算单元 |
| 4.1.1 状态度量的计算及最大状态的选择 |
| 4.1.2 ACS计算单元的实现 |
| 4.1.3 分支度量计算和选择 |
| 4.1.4 Yamamoto参数 |
| 4.2 状态度量防溢出处理 |
| 4.2.1 状态度量防溢出方法 |
| 4.2.2 状态度量存储器及其地址 |
| 4.3 回溯管理单元 |
| 4.3.1 回溯管理架构 |
| 4.3.2 滑窗回溯原理 |
| 4.3.3 回溯判决存储器及其地址的产生 |
| 4.4 本章小结 |
| 第五章 功能验证与性能分析 |
| 5.1 Viterbi译码器模块验证 |
| 5.1.1 寄存器及控制模块验证 |
| 5.1.2 XEVT和 REVT事件产生验证 |
| 5.1.3 分支度量选择单元的验证 |
| 5.1.4 回溯管理单元验证 |
| 5.1.5 状态度量存储器验证 |
| 5.2 Viterbi译码器系统验证 |
| 5.3 译码器的综合 |
| 5.4 性能分析 |
| 5.4.1 误码率 |
| 5.4.2 不同码率性能分析 |
| 5.4.3 Viterbi译码器性能比较 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录:作者在攻读硕士学位期间发表的论文 |
（3）基于流水线译码器结构的LDPC-CC码的译码算法研究与FPGA实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 引言 |
| 1.1 LDPC-CC码的背景及意义 |
| 1.2 LDPC-CC码的发展及研究现状 |
| 1.3 论文的主要工作和安排 |
| 第二章 卷积码和LDPC分组码 |
| 2.1 卷积码 |
| 2.1.1 卷积码简介 |
| 2.1.2 卷积码基本原理 |
| 2.1.3 卷积码表示方法 |
| 2.1.4 Viterbi译码算法 |
| 2.2 比特交织技术在卷积码中的应用 |
| 2.2.1 比特交织编码调制 |
| 2.2.2 交织器 |
| 2.2.3 基于卷积码的BICM技术 |
| 2.3 LDPC分组码 |
| 2.3.1 线性分组码 |
| 2.3.2 LDPC码的定义及Tanner图 |
| 2.3.3 LDPC码校验矩阵构造方法 |
| 2.3.4 LDPC译码算法 |
| 2.4 本章小结 |
| 第三章 LDPC-CC码 |
| 3.1 LDPC-CC码的定义 |
| 3.2 LDPC-CC码的Tanner图表示方法 |
| 3.3 LDPC-CC码的校验矩阵构造及其编码 |
| 3.4 本章小结 |
| 第四章 LDPC-CC码的译码 |
| 4.1 LDPC-CC码的译码算法描述 |
| 4.2 LDPC-CC码的译码改进方法 |
| 4.2.1 流水线译码器的中止规则 |
| 4.2.2 按需变量节点激活计划 |
| 4.2.3 紧凑型流水线译码器架构 |
| 4.3 LDPC-CC码仿真结果与性能分析 |
| 4.3.1 LDPC-CC码误码性能仿真与分析 |
| 4.3.2 LDPC-CC码与LDPC分组码误码性能仿真对比 |
| 4.3.3 译码算法对误码性能的影响 |
| 4.3.4 记忆长度对误码性能的影响 |
| 4.3.5 比重因子对误码性能的影响 |
| 4.4 本章小结 |
| 第五章 LDPC-CC码译码算法结构的FPGA实现 |
| 5.1 FPGA设计基本流程 |
| 5.1.1 开发平台简介 |
| 5.1.2 QuartusⅡ及Model Sim仿真工具 |
| 5.1.3 Power Play EPE功耗测试工具 |
| 5.2 译码器的设计与实现 |
| 5.2.1 译码器整体构架设计 |
| 5.2.2 主要模块设计 |
| 5.3 设计结果分析与资源使用 |
| 5.3.1 资源使用情况 |
| 5.3.2 Modelsim仿真 |
| 5.4 功耗估算 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 未来工作展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士期间已取得的学术成果 |
| 攻读硕士期间参加的科研项目 |
| 附录A MATLAB仿真程序 |
| 附录B Verilog HDL程序 |
| 附录C RTL仿真图 |
（4）基于反向蝶形计算的低存储容量Turbo码译码器设计及FPGA实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 Turbo码的提出 |
| 1.1.2 Turbo码的发展与应用 |
| 1.1.3 Turbo码的研究现状 |
| 1.2 研究意义 |
| 1.3 论文主要工作及章节安排 |
| 1.3.1 论文主要工作 |
| 1.3.2 章节安排 |
| 第二章 Turbo码的基本原理 |
| 2.1 Turbo码编码原理 |
| 2.1.1 RSC分量编码器 |
| 2.1.2 归零处理 |
| 2.1.3 Turbo码交织器 |
| 2.2 Turbo码译码原理及算法 |
| 2.2.1 Turbo码译码原理 |
| 2.2.2 Turbo码的译码算法 |
| 2.2.3 译码算法性能比较 |
| 2.3 本章小结 |
| 第三章 低存储容量Turbo码译码器结构设计 |
| 3.1 低存储容量Turbo码译码器技术 |
| 3.2 基于线性估算的Turbo码译码器结构设计 |
| 3.2.1 最近优的Log-MAP译码算法 |
| 3.2.2 线性估算原理 |
| 3.2.3 基于线性估算的译码器结构 |
| 3.2.4 性能分析 |
| 3.3 基于反向蝶形计算的Turbo码译码器结构设计 |
| 3.3.1 反向蝶形计算原理 |
| 3.3.2 基于反向蝶形计算的译码器结构 |
| 3.3.3 性能分析 |
| 3.4 本章小结 |
| 第四章 基于反向蝶形计算的Turbo码译码器的FPGA实现 |
| 4.1 FPGA设计流程和设计工具 |
| 4.1.1 FPGA设计流程 |
| 4.1.2 QuartusⅡ及ModelSim仿真工具 |
| 4.1.3 PowerPlay EPE功耗测试工具 |
| 4.2 硬件设计与实现 |
| 4.2.1 译码器整体结构设计 |
| 4.2.2 交织与解交织实现 |
| 4.2.3 SISO译码实现 |
| 4.3 设计结果与分析 |
| 4.3.1 硬件资源使用情况 |
| 4.3.2 译码时间与功耗分析 |
| 4.4 本章小结 |
| 第五章 总结与展望 |
| 5.1 论文总结 |
| 5.2 未来工作展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士期间已取得的学术成果 |
| 攻读硕士期间参加的科研项目 |
| 附录 AQPP交织参数表 |
| 附录 BVerilog HDL程序 |
（5）低延迟Turbo码译码算法的硬件设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 信道编码理论的发展 |
| 1.3 Turbo码的研究现状 |
| 1.4 本文主要完成的工作及章节安排 |
| 2 Turbo码的编译码原理 |
| 2.1 Turbo码的编码原理 |
| 2.1.1 典型Turbo码编码器 |
| 2.1.2 递归系统卷积码 |
| 2.1.3 交织器 |
| 2.2 Turbo码编译码器 |
| 2.2.1 CCSDS-Turbo码编码器 |
| 2.2.2 Turbo码译码器 |
| 2.3 Turbo码译码算法 |
| 2.3.1 MAP算法 |
| 2.3.2 Log-MAP算法 |
| 2.3.3 Max-Log-MAP算法 |
| 2.4 本章小结 |
| 3 改进的Turbo码滑动窗译码算法 |
| 3.1 滑动窗算法原理 |
| 3.1.1 MAP类译码算法的传统实现形式 |
| 3.1.2 MAP类译码算法的滑动窗法实现形式 |
| 3.1.3 滑动窗译码算法的时延与存储资源分析 |
| 3.2 影响Turbo码性能的因素 |
| 3.2.1 译码算法对译码性能的影响 |
| 3.2.2 迭代次数对译码性能的影响 |
| 3.2.3 码率对译码性能的影响 |
| 3.2.4 量化精度对译码性能的影响 |
| 3.3 改进的Turbo码并行译码器 |
| 3.3.1 传统分支度量的计算方法以及改进 |
| 3.3.2 Turbo码的译码结构与改进 |
| 3.3.3 改进后的译码结构 |
| 3.4 本章小结 |
| 4 Turbo码编码器和译码器的FPGA实现 |
| 4.1 Turbo码编码器的FPGA实现 |
| 4.1.1 编码器的总体结构设计 |
| 4.1.2 分量编码器1的设计与实现 |
| 4.1.3 分量编码器2的设计与实现 |
| 4.1.4 交织器的FPGA实现原理 |
| 4.1.5 编码器的功能仿真 |
| 4.2 Turbo码译码器的FPGA实现 |
| 4.2.1 译码器的总体结构设计 |
| 4.2.2 改进交织器与解交织器的FPGA实现 |
| 4.2.3 分量译码器控制模块时序设计 |
| 4.2.4 分支度量R模块的设计 |
| 4.2.5 后向状态度量模块的设计 |
| 4.2.6 前向状态度量和对数似然比模块设计 |
| 4.2.7 并行译码控制与迭代控制模块的设计 |
| 4.2.8 译码器的功能仿真 |
| 4.2.9 译码器的时延和吞吐率分析 |
| 4.3 本章小结 |
| 5 硬件验证及结果分析 |
| 5.1 硬件介绍 |
| 5.2 硬件验证结果 |
| 5.2.1 Turbo码编码器 |
| 5.2.2 Turbo码译码器 |
| 5.3 设备测试结果 |
| 5.4 本章小结 |
| 总结 |
| 致谢 |
| 参考文献 |
| 附录 |
（6）面向小卫星用户终端卷积码FPGA设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 缩略词 |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 论文结构安排 |
| 第二章 LTE系统物理层简介 |
| 2.1 无线帧结构 |
| 2.2 物理资源 |
| 2.3 物理层发射端处理流程 |
| 2.4 比特级处理 |
| 2.5 本章小结 |
| 第三章 卫星终端系统总体设计 |
| 3.1 系统组成 |
| 3.2 工作流程 |
| 3.3 总体指标要求 |
| 3.3.1 通信体制 |
| 3.3.2 相关指标 |
| 3.4 信号处理单元概述 |
| 3.4.1 导频处理链路 |
| 3.4.2 下行业务数据链路 |
| 3.4.3 上行业务处理链路 |
| 3.5 FPGA及相关芯片选型 |
| 3.6 本章小结 |
| 第四章 卷积码算法及MATLAB仿真 |
| 4.1 仿真平台 |
| 4.2 卷积码技术方案概述 |
| 4.3 卷积码算法原理 |
| 4.3.1 编码器约束长度 |
| 4.3.2 状态图 |
| 4.3.3 树状图 |
| 4.3.4 网格图 |
| 4.3.5 汉明距离与欧式距离 |
| 4.3.6 维特比卷积码译码器算法 |
| 4.3.7 编码增益 |
| 4.4 卷积码MATLAB仿真 |
| 4.4.1 编码器 |
| 4.4.2 交织 |
| 4.4.3 QPSK调制 |
| 4.4.4 加AWGN噪声 |
| 4.4.5 接收匹配滤波器,抽头与抽取 |
| 4.4.6 解交织 |
| 4.4.7 译码器 |
| 4.4.8 平均译码正确率仿真结果 |
| 4.5 本章小结 |
| 第五章 卷积码编/解码器FPGA实现 |
| 5.1 开发平台 |
| 5.2 系统框图及主要接口 |
| 5.3 卷积码编码器FPGA代码设计 |
| 5.3.1 编码器处理流程 |
| 5.3.2 编码器接口 |
| 5.4 卷积码解码器FPGA代码设计 |
| 5.4.1 解码处理流程 |
| 5.4.2 解码器子模块 |
| 5.4.3 解码器接口设计 |
| 5.5 FPGA仿真及实测 |
| 5.5.1 资源使用 |
| 5.5.2 时序评估 |
| 5.5.3 RTL图 |
| 5.5.4 编码器仿真 |
| 5.5.5 解码器仿真 |
| 5.5.6 接收机性能测试(上板) |
| 5.6 本章小结 |
| 第六章 全文总结及展望 |
| 6.1 论文工作总结 |
| 6.2 下一步研究展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（7）基于SRAM-FPGA的Viterbi译码器的配置存储SEU容错设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景及意义 |
| 1.2 研究现状和主要问题 |
| 1.3 本文主要工作 |
| 1.4 论文组织结构 |
| 第2章 卷积编码与Viterbi译码原理概述 |
| 2.1 卷积编码原理 |
| 2.2 Viterbi译码算法原理 |
| 2.3 Viterbi译码器实现结构 |
| 2.4 本章小结 |
| 第3章 无保护Viterbi译码器的实现及SEU容错性能评估 |
| 3.1 无保护Viterbi译码器的FPGA实现 |
| 3.1.1 HIVD的硬件实现 |
| 3.1.2 SIVD的硬件实现 |
| 3.2 无保护Viterbi译码器的配置存储器SEU容错性能评估实验 |
| 3.2.1 HIVD的配置存储器SEU容错性能评估实验 |
| 3.2.2 SIVD的配置存储器SEU容错性能评估实验 |
| 3.3 配置存储器的SEU故障情况及译码器容错能力分析 |
| 3.3.1 容错能力定性分析 |
| 3.3.2 容错能力定量分析 |
| 3.4 本章小结 |
| 第4章 Viterbi 译码器的配置存储容错方案设计 |
| 4.1 故障检测原理 |
| 4.1.1 基于各状态PM值之和的故障检测方法 |
| 4.1.2 基于两个译码器PM值关系的故障检测方法 |
| 4.1.3 基于前向PM值与回溯PM值关系的故障检测方法 |
| 4.2 容错设计原理 |
| 4.3 本章小结 |
| 第5章 容错方案实现与评估 |
| 5.1 资源开销评估 |
| 5.1.1 容错保护的HIVD资源开销评估 |
| 5.1.2 容错保护的SIVD资源开销评估 |
| 5.1.3 DWC和TMR的故障检测与纠正模块资源比较 |
| 5.2 配置存储器的SEU故障注入平台 |
| 5.3 容错Viterbi译码器的配置存储器SEU容错性能评估与分析 |
| 5.3.1 容错HIVD的配置存储器SEU容错性能评估 |
| 5.3.2 容错SIVD的配置存储器SEU容错性能评估 |
| 5.4 容错Viterbi译码器的用户存储器SEU容错性能评估与分析 |
| 5.5 与相关工作的比较 |
| 5.5.1 主要研究思路 |
| 5.5.2 资源有效性 |
| 5.5.3 容错可靠性 |
| 5.6 本章小结 |
| 第6章 总结与展望 |
| 6.1 论文总结 |
| 6.2 未来展望 |
| 参考文献 |
| 发表论文和参加科研情况说明 |
| 致谢 |
（8）Viterbi译码器中用户数据存储抗SEU性能评估和容错设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要工作 |
| 1.4 论文组织结构 |
| 1.5 本章小结 |
| 第2章 卷积编码及Viterbi译码算法 |
| 2.1 卷积编码基础 |
| 2.1.1 卷积编码原理 |
| 2.1.2 卷积编码状态图与网格图 |
| 2.2 Viterbi译码算法 |
| 2.2.1 最大似然译码原理 |
| 2.2.2 Viterbi译码原理 |
| 2.2.3 硬判决和软判决 |
| 2.3 译码步骤 |
| 2.3.1 硬判决译码步骤 |
| 2.3.2 软判决译码步骤 |
| 2.4 本章小结 |
| 第3章 Viterbi译码器中用户存储器容错能力分析 |
| 3.1 基于FPGA实现Viterbi译码器 |
| 3.2 FPGA实现的Viterbi译码器用户存储器容错能力分析 |
| 3.2.1 Top Controller模块分析 |
| 3.2.2 PMupdate模块分析 |
| 3.2.3 BRAM模块分析 |
| 3.2.4 Trace Back模块分析 |
| 3.3 PM 寄存器和BM 寄存器抗SEU能力分析 |
| 3.3.1 信道质量对PM和BM用户存储器容错能力影响 |
| 3.3.2 不同比特位置发生SEU |
| 3.3.3 不同状态发生SEU |
| 3.3.4 不同路径发生SEU |
| 3.3.5 不同译码阶段发生SEU |
| 3.4 本章小结 |
| 第4章 Viterbi译码器故障注入实验结果及分析 |
| 4.1 硬判决译码故障注入及结果分析 |
| 4.1.1 基于MATLAB的故障注入实验 |
| 4.1.2 实验结果及分析 |
| 4.1.3 整体容错能力预测 |
| 4.2 软判决译码故障注入及结果分析 |
| 4.2.1 基于MATLAB的故障注入实验 |
| 4.2.2 实验结果及分析 |
| 4.2.3 整体容错能力预测 |
| 4.3 基于FPGA的故障注入实验 |
| 4.3.1 实验平台 |
| 4.3.2 故障注入实验结果与分析 |
| 4.4 本章小结 |
| 第5章 Viterbi译码器中用户存储器的选择性保护方案 |
| 5.1 选择性保护方案 |
| 5.1.1 基于三模冗余的选择性保护 |
| 5.1.2 基于两模冗余的选择性保护 |
| 5.2 基于FPGA评估选择性保护方案 |
| 5.2.1 选择性保护方案的可靠性评估 |
| 5.2.2 选择性保护方案的有效性评估 |
| 5.3 本章小结 |
| 第6章 总结与展望 |
| 6.1 全文工作总结 |
| 6.2 未来工作展望 |
| 参考文献 |
| 发表论文和参加科研情况说明 |
| 致谢 |
（9）基于FPGA的信道编译码技术的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 FPGA的简介与发展 |
| 1.3 国内外研究现状 |
| 1.4 论文的主要工作和内容安排 |
| 第二章 无线局域网关键技术研究 |
| 2.1 无线局域网简介 |
| 2.2 OFDM系统技术原理 |
| 2.2.1 OFDM系统传输方案 |
| 2.2.2 OFDM系统数学模型 |
| 2.2.3 OFDM系统优点及局限性 |
| 2.3 MIMO技术原理 |
| 2.3.1 MIMO系统模型及原理 |
| 2.3.2 MIMO关键技术研究 |
| 2.4 IEEE802.11ac协议物理层研究 |
| 2.4.1 IEEE802.11ac物理层技术简介 |
| 2.4.2 IEEE802.11ac数据帧结构研究 |
| 2.5 本章小结 |
| 第三章 现有的编码方法理论分析 |
| 3.1 分组码 |
| 3.1.1 线性分组码介绍 |
| 3.1.2 线性分组码生成矩阵与检验矩阵 |
| 3.2 卷积码 |
| 3.3 Turbo码 |
| 3.3.1 Turbo码编码原理 |
| 3.3.2 Turbo码译码原理 |
| 3.4 LPDC码简介 |
| 3.4.1 LDPC码的矩阵表示和Tanner图表示 |
| 3.4.2 度数分布 |
| 3.4.3 LDPC校验矩阵的构造 |
| 3.5 本章小结 |
| 第四章 准循环LDPC编译码方案的实现 |
| 4.1 LDPC编码算法 |
| 4.1.1 基于高斯消去法编码算法 |
| 4.1.2 基于近似下三角编码算法 |
| 4.1.3 基于准双对角线的编码算法 |
| 4.2 LDPC译码算法 |
| 4.2.1 基于概率域BP算法 |
| 4.2.2 基于对数域LLR-BP算法 |
| 4.2.3 基于LLR-BP算法的改进 |
| 4.3 基于FPGA实现的编译码方案可行性 |
| 4.4 本章小结 |
| 第五章 信道编码技术的FPGA设计与实现 |
| 5.1 FPGA设计 |
| 5.1.1 硬件开发平台 |
| 5.1.2 IDE和编程语言 |
| 5.2 系统仿真与结果分析 |
| 5.2.1 线性分组码仿真与实现 |
| 5.2.2 卷积码仿真与实现 |
| 5.2.3 Turbo码仿真与实现 |
| 5.2.4 LDPC码仿真与实现 |
| 5.3 本章小结 |
| 总结与展望 |
| 参考文献 |
| 本论文由下列项目资助 |
| 攻读硕士学位期间发表的论文 |
| 致谢 |
（10）级联码在数据链系统中的研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的主要工作与章节安排 |
| 2 弹载数据链信道编码技术分析 |
| 2.1 弹载数据链设备组成要素 |
| 2.2 弹载数据链信道编码的选择 |
| 2.3 级联码硬件实现平台的选择 |
| 2.4 本章小结 |
| 3 级联码中主要算法的研究 |
| 3.1 RS码编译码器 |
| 3.1.1 RS码基础 |
| 3.1.2 RS编码器原理 |
| 3.1.3 RS译码器原理 |
| 3.2 卷积码编译码器 |
| 3.2.1 卷积码基础 |
| 3.2.2 卷积编码器原理 |
| 3.2.3 卷积译码器原理 |
| 3.3 交织与解交织 |
| 3.4 主要算法的MATLAB研究与仿真 |
| 3.4.1 RS码译码算法仿真 |
| 3.4.2 Viterbi译码算法仿真 |
| 3.5 本章小结 |
| 4 级联编译码器的FPGA设计 |
| 4.1 RS编码器的设计 |
| 4.1.1 有限域中元素的运算 |
| 4.1.2 编码器的实现与仿真 |
| 4.2 RS译码器的设计 |
| 4.2.1 伴随式的计算与仿真 |
| 4.2.2 关键方程的计算与仿真 |
| 4.2.3 错误位置的计算与仿真 |
| 4.2.4 错误值的计算与仿真 |
| 4.3 卷积编码器的设计与仿真 |
| 4.4 卷积译码器的设计与仿真 |
| 4.4.1 控制单元模块 |
| 4.4.2 分支度量计算模块 |
| 4.4.3 加比选模块 |
| 4.4.4 路径度量的存储模块 |
| 4.4.5 幸存路径管理模块 |
| 4.4.6 回溯模块 |
| 4.5 交织器与解交织器的设计与仿真 |
| 4.6 本章小结 |
| 5 系统的FPGA实现与测试分析 |
| 5.1 硬件平台与开发环境简介 |
| 5.2 级联编码系统的实现与测试 |
| 5.2.1 测试条件与结果分析 |
| 5.2.2 数据源处理模块 |
| 5.2.3 RS编码器与交织器的连接模块 |
| 5.2.4 交织器与卷积编码的连接模块 |
| 5.3 级联译码系统的实现与测试 |
| 5.3.1 测试条件与结果分析 |
| 5.3.2 数据源处理模块 |
| 5.3.3 Viterbi与解交织器的连接模块 |
| 5.3.4 解交织器与RS译码器的连接模块 |
| 5.4 单板测试 |
| 5.4.1 系统测试结果与性能分析 |
| 5.4.2 ILA在线测试 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
四、Viterbi译码器的FPGA设计（论文参考文献）
- [1]基于FPGA的Turbo编译码的研究与设计[D]. 吴雪玲. 西南科技大学, 2021(08)
- [2]高性能多模式Viterbi译码器研究与设计[D]. 卜庆增. 江南大学, 2021(01)
- [3]基于流水线译码器结构的LDPC-CC码的译码算法研究与FPGA实现[D]. 王梦. 西南大学, 2020(01)
- [4]基于反向蝶形计算的低存储容量Turbo码译码器设计及FPGA实现[D]. 罗小红. 西南大学, 2020(01)
- [5]低延迟Turbo码译码算法的硬件设计与实现[D]. 陈元春. 南京理工大学, 2020(01)
- [6]面向小卫星用户终端卷积码FPGA设计与实现[D]. 廖若昀. 电子科技大学, 2020(01)
- [7]基于SRAM-FPGA的Viterbi译码器的配置存储SEU容错设计与实现[D]. 朱锦华. 天津大学, 2019(01)
- [8]Viterbi译码器中用户数据存储抗SEU性能评估和容错设计[D]. 闫丽娜. 天津大学, 2019(01)
- [9]基于FPGA的信道编译码技术的研究[D]. 李威. 广东工业大学, 2019(06)
- [10]级联码在数据链系统中的研究与实现[D]. 赵恒. 西安科技大学, 2019(01)