一、IPSec硬件加速的CAM技术（论文文献综述）
刘珣[1]（2021）在《支持DMA多队列的PCIE高速网卡设计与实现》文中进行了进一步梳理近年来,随着物联网、5G网络、云计算、大数据等新型应用不断出现,数据中心服务器的吞吐量需求已经达到万兆级别,同时要求微秒级的处理时延,传统的网卡由于数据处理和带宽的限制难以满足上述需求。高速智能网卡作为解决网络瓶颈的关键技术应运而生。本文根据目前高速智能网卡研究趋势,基于现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）设计了支持万兆以太网的高速智能网卡,本文具体工作如下:对目前产业界的高速智能网卡进行总体分析,并对其中三个关键技术——64b/66b编码技术、硬件卸载加速技术、DMA多队列技术——进行深入研究,并确定了本文的技术解决方案。结合上述解决方案对网卡的关键模块展开设计与实现:设计了基于64b/66b编码技术的物理编码子层（Physical Coding Sublayer,PCS）,重点解决了接收时同步头的锁定问题;在介质访问控制层（Media Access Control,MAC）设计了基于MAC目的地址的硬件卸载加速方式,完成了基于内容可寻址存储器（Content-addressable Memory,CAM）的匹配查找功能;在PCI-Express总线接口设计了基于描述符的直接内存访问（Direct Memory Access,DMA）工作方式,完成了数据的快速搬移功能。最后,基于Vivado+Modelsim软件完成了各个部分以及系统的功能仿真,并给出仿真结果。结果表明各个部分的基本功能都已达到预定的设计要求,这对国内关于高速智能网卡的关键技术实现提供了新思路,具有良好的工程应用价值。
薛梅婷[2]（2020）在《基于FPGA异构平台的关系型数据库加速技术研究》文中进行了进一步梳理数据库是管理信息社会的重要工具。在“大数据”时代,临床医疗、公共卫生、医药研发、健康网络与媒体等行业均会产生大量在线数据。因而数据库系统面临着数据量庞大、数据结构多样以及数据处理实时化的要求,上述要求对依托于冯·诺依曼体系架构的同构计算模式提出了挑战。为了打破同构计算模式处理能力和数据增长速度之间的壁垒,以新一代高性能计算芯片为核心的异构并行计算体系架构开始得到人们的重视,以实现更高的性能。现场可编程逻辑门阵列（field programmable gate array,FPGA）作为一种可编程芯片,在流水线并行计算、响应延时等方面优于通用处理器。于是FPGA与CPU协同的异构加速架构开始在数据库领域中得到应用,基于FPGA的关系型数据库加速成为一个很有价值的研究方向。对关系型数据库的操作是通过结构化查询语言（structured query language,SQL）进行的。排序和连接操作是数据库领域中被频繁使用且非常耗时的两个操作,二者作为典型的计算与数据密集型操作,一直是数据库加速领域的重点研究对象。因此,本文以排序和连接操作为切入点,提出了基于FPGA的加速实现方法,并进一步提出了面向不同关系型数据库的异构加速系统架构。本文的研究内容如下:（1）以排序操作为核心的硬件加速器:在数据库中,诸如聚合、排序合并连接算法的实现都与排序密切相关,同时数据库多位宽数据类型的特点对排序算法的硬件实现提出了新的要求。因此,本文提出了一种排序操作硬件实现方法,以解决当前数据库多数据类型流水线执行的问题,并基于该方法给出了三种适用于不同情况的执行模型。该硬件排序方法支持连续、不同数据宽度的数据序列,符合数据库多数据类型的特征。除此之外,本文还实现了一种等值连接结构和选择过滤结构,在所提排序结构的配合下,该加速器可实现如排序、排序合并连接、选择过滤等数据库操作。（2）面向哈希连接算法的硬件加速:哈希连接算法是数据库中应用最广泛的连接算法之一。哈希连接算法硬件实现的性能深受哈希冲突解决方式和哈希表流水线访问方式的影响。基于这两个优化方向,本文给出了两种哈希连接硬件实现方法。对于连接属性不唯一的应用场景,提出了使用布谷鸟哈希算法加链表法的策略以解决哈希冲突,同时减少内存访问次数和提升哈希连接效率;对于连接属性唯一的应用场景,则提出了哈希表加内容寻址寄存器的方法以解决哈希冲突,同时完成了一种适用于该方法的串并行流水线策略,进一步提升连接效率。（3）数据库异构加速系统架构:在不同的应用场景中,多种异构技术各具优势。基于异构平台设计数据库加速方案时,在保证可扩展性与灵活性之余,需尽可能降低数据分析与用户间的通讯延时,同时提高数据处理速度。因此,本文提出了一种基于FPGA的数据库通用加速系统架构。该架构在硬件层面对不同的数据操作提出了针对性的优化方法,同时为不同的数据库软件提供了统一的调用接口,保证了与数据库软件的松耦合,适用范围更广。最后,在标准测试数据集上的多项实验证明了架构的有效性,与传统数据库软件相比达到了最高16倍的性能提升。
赵明[3]（2020）在《基于轻量级虚拟机监控器的安全计算环境》文中指出本文基于BitVisor轻量级虚拟机监控器框架和Intel硬件虚拟化技术实现了SLVMM（Secure Lightweight Virtual Machine Monitor,安全的轻量级虚拟机监控器）。然后以此S-LVMM构建操作系统的安全计算环境,对个人计算机进行保护。针对BitVisor存在的不足进行了适当的修改和扩展,主要工作内容如下:（1）由于BitVisor将密钥存储在内存中,因此密钥很容易受到冷启动攻击。本文使用了一种抗冷启动攻击的密钥管理方法。首先使用SHA-256算法根据密码生成256bit的密钥。该密钥的前128bit作为数据密钥,后128bit作为调柄密钥。然后将该密钥存储在CPU的四个调试寄存器中。最后使用Intel硬件虚拟化技术使得密钥只能由S-LVMM访问。（2）BitVisor对存储设备的加密方法是通过调用OpenSSL库中的AES加密函数实现的,在加密的过程中也使用了内存,因此也很容易受到冷启动攻击。本文使用了一种抗冷启动攻击的数据加密方法。使用AES-NI指令集实现AES算法并替换了BitVisor的加密方式。选择可调工作模式XTS作为AES算法的工作模式。AESNI通过提供aesenc、aesenclast、aesdec和aesdeclast等指令来实现AES的硬件加速,这些指令只在处理器上执行,不涉及内存,因此可以避免冷启动攻击。（3）由于BitVisor没有提供内存加密的功能,本文借助HyperCrypt提供的针对BitVisor的内存加密补丁来实现内存加密。在EPT（Extended Page Table,扩展页表）中只保留解密页面,加密页面不会插入到EPT中。在任何时候,只有一小部分工作的内存页面是解密页面,而绝大多数页面是加密页面。使用一个滑动窗口保持对这些解密页面的引用,并使用第二次机会算法减少滑动窗口中多余的解密页面。（4）对半穿透驱动程序拦截到的I/O数据进行处理。如果此I/O对应的逻辑块地址在预先配置的加密范围内,就进一步判断此I/O是读操作I/O还是写操作I/O。如果为写操作I/O,就将影子缓冲区中的数据加密后再复制到存储设备。如果为读操作I/O,就将影子缓冲区中的数据解密后再复制到客户缓冲区中。（5）重用了BitVisor的VPN客户端模块,分析了VPN客户端模块的实现原理,配置了VPN模块所用到的参数,使用strongSwan作为VPN服务端,并对strongSwan的相关配置进行了参数配置。最后对S-LVMM和strongSwan服务器之间的VPN连接进行了测试。
桂祚勤,崔广财,林存花,陈浩涓[4]（2020）在《万兆IPSec协议芯片关键技术研究》文中认为随着网络安全问题日益严重,IPSec安全协议得到了更广泛的应用.采用软件实现IPSec安全协议具有安全性较低、性能不高等特点,而纯硬件实现IPSec安全协议具有灵活性较差、并行性不高等特点.因此,在深入研究IPSec安全协议的基础上,提出一种采用专用指令集处理器结合硬件加速来实现IPSec安全协议的架构,并采用40nm CMOS工艺对该架构进行了实现验证,该芯片的IPSec处理性能可达到10Gbps.
李博杰[5]（2019）在《基于可编程网卡的高性能数据中心系统》文中提出数据中心是支持当今世界各种互联网服务的基础设施,面临硬件和应用两方面的挑战。硬件方面,通用处理器的性能提升逐渐放缓;应用方面,大数据与机器学习对算力的需求与日俱增。不同于容易并行的Web服务,大数据与机器学习需要各计算节点间更多的通信,这推动了数据中心网络性能的快速提高,也对共享数据存储的性能提出了更高的要求。然而,数据中心的网络和存储基础设施主要使用通用处理器上的软件处理,其性能落后于快速增长的网络、存储、定制化计算硬件性能,日益成为系统的瓶颈。与此同时,在云化的数据中心中,灵活性也是一项重要需求。为了同时提供高性能和灵活性,近年来,可编程网卡在数据中心被广泛部署,利用现场可编程门阵列（FPGA）等定制化硬件加速虚拟网络。本文旨在探索基于可编程网卡的高性能数据中心系统。可编程网卡在加速虚拟网络之外,还可以加速网络功能、数据结构、操作系统等。为此,本文用FPGA可编程网卡实现云计算数据中心计算、网络、内存存储节点的全栈加速。首先,本文提出用可编程网卡加速云计算中的虚拟网络功能,设计和实现了首个在商用服务器中用FPGA加速的高灵活性、高性能网络功能处理平台ClickNP。为了简化FPGA编程,本文设计了类C的ClickNP语言和模块化的编程模型,并开发了一系列优化技术,以充分利用FPGA的海量并行性;实现了ClickNP开发工具链,可以与多种商用高层次综合工具集成;基于ClickNP设计和实现了200多个网络元件,并用这些元件组建起多种网络功能。相比基于CPU的软件网络功能,ClickNP的吞吐量提高了10倍,延迟降低到1/10。其次,本文提出用可编程网卡加速远程数据结构访问。本文基于ClickNP编程框架,设计实现了一个高性能内存键值存储系统KV-Direct,在服务器端绕过CPU,用可编程网卡通过PCIe直接访问远程主机内存中的数据结构。通过把单边RDMA的内存操作语义扩展到键值操作语义,KV-Direct解决了单边RDMA操作数据结构时通信和同步开销高的问题。利用FPGA可重配置的特性,KV-Direct允许用户实现更复杂的数据结构。面对网卡与主机内存之间PCIe带宽较低、延迟较高的性能挑战,通过哈希表、内存分配器、乱序执行引擎、负载均衡和缓存、向量操作等一系列性能优化,KV-Direct实现了 10倍于CPU的能耗效率和微秒级的延迟,是首个单机性能达到10亿次每秒的通用键值存储系统。最后,本文提出用可编程网卡和用户态运行库相结合的方法为应用程序提供套接字通信原语,从而绕过操作系统内核。本文设计和实现了一个用户态套接字系统SocksDirect,与现有应用程序完全兼容,能实现接近硬件极限的吞吐量和延迟,多核性能具有可扩放性,并在高并发负载下保持高性能。主机内和主机间的通信分别使用共享内存和RDMA实现。为了支持高并发连接数,本文基于KV-Direct实现了一个RDMA可编程网卡。通过消除线程间同步、缓冲区管理、大数据拷贝、进程唤醒等一系列开销,SocksDirect相比Linux提升了7至20倍吞吐量,降低延迟到1/17至1/35,并将Web服务器的HTTP延迟降低到1/5.5。
苏童,唐永鹤,蒋烈辉[6]（2019）在《基于CAM的数据库查询硬件加速方法》文中研究指明根据大数据环境下对信息管理、数据筛选的需求,对数据库查询操作进行硬件加速设计,提出一种基于CAM可寻址存储器的数据库查询硬件加速架构。该架构采用CAM与FPGA结合的方法,通过CAM单元实现对多条目数据的并行比较匹配,并将若干个CAM单元并联结合,实现对多查询条件并行查询。ISE时序仿真和综合报告显示,该加速架构不仅能实现查询功能,并且与数据库的软件查询方法相比,速度上有较大优势,达到对数据库查询硬件加速的目的。
董乾[7]（2018）在《采用哈夫曼编码技术提高硬件无损压缩效率的算法研究》文中认为大数据时代,采用数据压缩技术可以有效地降低各种数据应用对存储空间和传输带宽的需求。数据无损压缩技术可以在不降低重构信息质量的前提下减小数据量,因而得到越来越多的应用。哈夫曼编码作为一种熵编码技术被广泛运用于数据无损压缩领域。哈夫曼编码在对待编码数据中各种字符出现次数计数结果的基础上,“自底向上”地构建二叉树,然后再为每种字符分配异字头的、平均长度最短的编码,是一种基于字符统计频率和二叉树数据结构的编码方法。这种方式保证了极好的数据压缩率性能,也因此常被称为最优编码。研究发现,随着数据无损压缩理论、硬件电路性能以及设计方式的发展,硬件无损压缩技术也日渐得到重视。相较于基于软件平台执行数据压缩的传统途径,设计完善的专用数据压缩模块在计算资源利用率、任务执行效率以及系统功耗方面具有明显优势。针对当前数据无损压缩系统的研究中,存在的以提升系统安全性、吞吐率等单项指标为目标,常以削弱系统压缩率性能为代价的问题,本论文的研究工作针对现有动态哈夫曼编码的硬件算法存在的不足进行了改进,通过充分利用硬件电路的并行计算和流水线结构的优势,均衡地提升了系统的编码效率。研究工作取得了以下创新性成果:（1）提出一种应用于哈夫曼编码的数据分块方式,用以缓解提升系统吞吐率的需求和消耗存储器资源之间的矛盾。研究面向各种典型大小的数据分块,经过统计计算和比较编码流程中各项子任务所需时间后发现,将待压缩数据分块时,数据分块大于25.2 KB是在系统中高效应用并行计算和流水线结构的必要条件。综合系统复杂度,存储器利用率考虑,哈夫曼编码系统采用32 KB、64 KB等典型的固定数据分块方式。（2）设计一种根据统计频率对字符节点进行排序的硬件算法。该算法基于快速排序和堆排序算法,根据统计频率分布情况将字符节点分配到3个（或者2个）区间,然后并行的在每个区间内对节点进行排序。实验证明,所设计的结构通过运用并行计算特性,可提升字符节点排序速率2倍以上。（3）提出一种构建动态哈夫曼树的算法和存储哈夫曼树的电路结构。基于块存储器、分布式寄存器,采用新的“父节点指向子节点”映射关系,构建并存储动态哈夫曼树,用以支持按层次顺序为字符节点分配编码。在不增加资源消耗的前提下,为哈夫曼树中的叶节点快速分配编码。实验证明,结合零节点快速处理技术,利用新生成内部节点频率有序性,可将建立哈夫曼树和产生节点编码的速率提升4倍以上。（4）提出一种基于新型动态哈夫曼树结构处理溢出节点的方法,在保证压缩数据安全的同时,对溢出叶节点进行批量调整。该方法充分利用了硬件的并行计算优势,相较面向溢出节点逐个调整的传统方法,将处理速率提升了2倍以上。在此基础上,还提出了一种拼接变长编码的算法和相应电路结构。测试结果表明:核心时钟频率为125 MHz时,平均吞吐率可达40 MBps。（5）提出使用字典压缩算法预处理原数据的方法,能够促进系统获得更优的压缩率性能。本文设计了一种高速高命中率的数据匹配算法和相应的硬件结构,测试结果表明:核心时钟频率为125 MHz时,平均吞吐率达到93.22 MBps;相较传统数据匹配方法的吞吐率提升幅度达1.49倍,确保了整个系统的数据吞吐率性能。
李肖瑶[8]（2018）在《基于FPGA的高性能网络功能加速平台》文中进行了进一步梳理网络功能虚拟化将网络功能从昂贵、固化的专用网络设备解耦到通用服务器上,以软件的方式部署和运行,极大地提升了灵活性。然而,软件网络功能在进行深包处理时,需要占用大量的CPU核心数才能达到线速度。另一方面,由于FPGA支持高并发并且可编程,使用FPGA加速深包处理是一种可行并且具有发展前景的方案。但是,将整个网络功能部署到FPGA上会造成不必要的资源浪费,因为FPGA中的可编程逻辑十分有限且成本高昂。此外,当需要更改网络功能时,开发人员需要耗费数小时生成新的FPGA程序,这使得网络功能的快速部署难以实现。针对上述FPGA在软件网络功能性能加速中面临的关键挑战,提出一种基于动态硬件库（Dynamic Hardware Library,DHL）的FPGA-CPU协同设计框架。该框架旨在保证软件网络功能平台的高性能和高灵活性:（1）将深包处理过程实现为FPGA中的加速模块,并将这些加速模块抽象成硬件函数库,并为开发人员提供一套DHL编程API,实现同类多个网络功能的复杂逻辑能够统一部署在FPGA中加速,而简单逻辑仍协同在CPU中运行,从而实现多个网络功能在FPGA-CPU架构中灵活、快速、高性价比的部署,具有高通用性和易编程的优势;（2）通过结合无锁通信队列、用户态I/O、NUMA感知的内存分配、批处理和轮询等一系列实用优化技术,最优化DHL整体框架的网络性能。（3）实验结果表明,DHL框架极大地降低了软件开发人员使用FPGA的编程难度,同时相比于纯CPU方案吞吐率更高,延迟更低,相比于纯FPGA方案FPGA的资源利用率更高。
李宗垚[9]（2018）在《NFV中高性能可定制的安全网关的设计实现》文中认为网络功能虚拟化（Network Function Virtualization,NFV）使用标准的虚拟化技术,将软件网络功能的实现与底层的硬件解耦,并将软件实现的虚拟网络功能（Virtual Network Function,VNF）整合到通用的服务器,交换机和存储设备中[1]。NFV使网络功能的部署更加简单,管理更加方便,开发更加迅速。安全网关是网络功能的重要部分,也是最适合应用NFV的网络功能之一。安全网关被广泛用于虚拟私有网络（Virtual Private Network,VPN）和端到端站点的连接。由于安全网关应用了计算密集的加解密算法,软件实现的安全网关往往只有较低的性能,CPU的性能成为限制安全网关的主要因素。使部署在通用硬件上的安全网关实现高性能成为了NFV走向实际应用的障碍。在NFV情景下的,安全网关中所面临的重要挑战是如何高效地将灵活的安全网关部署在与硬件设备相当的服务器中,并且与传统硬件实现的安全网关相比与不带来严重的性能下降。目前使用加速器加速安全网关已经成为使安全网关获得高性能的通用做法,以QAT设备为代表的专用加速以其易用性和高性价比成为加速部署在通用服务器上的安全网关的一个良好的解决方案。但是,到目前为止,并没有一个良好的框架去充分地利用QAT设备等加速器。为此,本文提出了一个名为TurboGW的安全网关框架,该框架利用异构加速器对数据包加解密、验证操作进行加速,同时使用数据面开发工具包（Dataplane Development Kit,DPDK）用于快速数据包处理。TurboGW提供了一种使用配置语言构建复杂网关应用程序的方法,使用户可以使用配置文件定制安全网关应用的功能,拓扑,策略等,实现用户可定制。此外,TurboGW将IPsec网关和常用的防火墙,路由器,流分类器等网络功能高效地整合到商用服务器上,并达到与专用硬件相当的性能。TurboGW将计算密集型的加解密工作负载卸载到异构的加速器上,并使用加速器调度器灵活高效地调度多种加速器设备。通过使用流量整形的优化,使得TurboGW在大多数数据包大小的情况下都保持较高的性能。评估结果表明,TurboGW的IPsec网关处理性能比大部分现有软件实现的安全网关要好,实现了超过130Gbps的吞吐量。对于所有TurboGW网络功能,在大多数数据包大小的场景下,能够实现80Gbps以上的吞吐,达到ESTI网络功能虚拟化白皮书中的要求。我们相信,我们基于软件的TurboGW系统为推动NFV迈向实用化,取代传统基于专有硬件通信设备的网络功能提供了一项重要技术。
张龙飞[10]（2016）在《IPSec协议下加密IP核的设计与FPGA实现》文中认为随着互联网用户数量的不断增长,IPv4 （Internet Protocol Version 4）的地址空间日渐不足,IPv6（Internet Protocol Version 6）作为新一代网络协议即将进入大规模应用阶段。面临错综复杂的网络坏境,仅基于IPv6协议本身的网络将存在巨大的安全问题,因此国际互联网工程任务组（Internet Engineering Task Force, IETF）规定IPv6必须支持IPSec （Internet Protocol Security）协议,为网络层数据提供安全保障。IPSec协议的安全性需要密集的算法数据运算来保障,软件实现方式导致其工作效率低下,故本文提出一种IPSec协议下加密P核（]Intellectual Property Core）的设计。本设计采用硬件电路实现方式,不需要占用大量CPU （Central Processing Unit）资源,极大提高IPSec协议处理的工作效率,这对研究IPv6网络安全技术具有重要意义。本文首先对IPSec协议展开调研和分析,简单描述了IPSec协议系统硬件设计以及系统工作情况。然后,本文对加密P核进行硬件架构设计以及模块划分,并定义了IP核的数据信号接口,详细阐述了各个模块的功能、结构、数据包格式以及电路等设计。采用Verilog硬件描述语言对各个模块进行RTL （Register Transfer Level）级设计,并完成功能仿真。本硬件加密IP核的设计支持AES-CBC、 3DES-CBC 和 NULL三种算法模式,且AES-CBC算法支持128比特、192比特和256比特三种不同长度的密钥,能够对IPv6数据报进行解析,完成传输模式和隧道模式下IPSec加解密处理工作,具有一定的时效性和创新性。本文最后搭建验证平台,在Xilinx XUPV5-LX110T FPGA （Field Programmable Gate Array）开发板上进行加密IP核的板级验证,并将输出结果打印在上位机程序界面上,结果表明本设计实现了加密IP核的各项功能。整个硬件系统的数据位宽为32比特,系统主时钟可达150MHz,达到了预期的性能指标。本设计可以直接应用到基于IPv6的IPSec协议安全处理器的工程实践中,也可以应用到涉及密码芯片的安全工程项目中,极大缩短项目开发周期,具有重要的工程实践意义。
二、IPSec硬件加速的CAM技术（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、IPSec硬件加速的CAM技术（论文提纲范文）
（1）支持DMA多队列的PCIE高速网卡设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容 |
| 1.4 论文结构安排 |
| 第二章 高速智能网卡总体研究分析 |
| 2.1 高速智能网卡分析 |
| 2.1.1 基础架构分析 |
| 2.1.2 应用场景分析 |
| 2.2 网卡关键技术理论研究 |
| 2.2.1 64b/66b编码技术 |
| 2.2.2 硬件卸载加速技术 |
| 2.2.3 高速串行总线技术 |
| 2.2.4 DMA多队列技术 |
| 2.3 主要功能和技术指标 |
| 2.4 网卡总体架构研究分析 |
| 2.4.1 总体设计框图 |
| 2.4.2 各模块功能分析 |
| 2.5 本章小节 |
| 第三章 高速智能网卡关键模块设计分析 |
| 3.1 关键模块总体设计分析 |
| 3.1.1 PCS模块设计分析 |
| 3.1.2 MAC地址卸载加速模块设计分析 |
| 3.1.3 PCIE DMA模块设计分析 |
| 3.2 各模块中关键点分析 |
| 3.3 关键点解决方案的设计及分析 |
| 3.3.1 PCS中同步头锁定设计 |
| 3.3.2 MAC地址匹配查找方式设计 |
| 3.3.3 基于DMA描述符多队列的读取设计 |
| 3.4 本章小节 |
| 第四章 高速智能网卡关键模块具体设计实现 |
| 4.1 PCS模块设计与实现 |
| 4.1.1 TX通道 |
| 4.1.2 RX通道 |
| 4.2 MAC地址卸载加速模块设计 |
| 4.3 PCIE DMA模块设计与实现 |
| 4.3.1 PCIE事务层逻辑设计 |
| 4.3.2 DMA控制器逻辑设计 |
| 4.4 本章小结 |
| 第五章 系统测试与验证 |
| 5.1 仿真测试环境搭建 |
| 5.2 PCS模块功能仿真测试 |
| 5.3 MAC地址卸载加速模块仿真测试 |
| 5.4 PCIE DMA模块仿真测试 |
| 5.5 本章小结 |
| 第六章 工作总结和展望 |
| 6.1 论文工作总结 |
| 6.2 未来工作展望 |
| 参考文献 |
| 附录 |
| 致谢 |
| 攻读学位期间取得的学术成果 |
（2）基于FPGA异构平台的关系型数据库加速技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 引言 |
| 1.2 研究背景 |
| 1.2.1 数据库系统 |
| 1.2.2 异构加速平台 |
| 1.2.3 异构平台加速架构 |
| 1.3 研究目标与研究思路 |
| 1.4 论文主要工作和创新点 |
| 1.5 论文结构安排 |
| 第2章 研究现状与相关技术 |
| 2.1 引言 |
| 2.2 数据库查询执行技术研究现状 |
| 2.2.1 关系型数据库的发展 |
| 2.2.2 SQL语句执行流程 |
| 2.2.3 SQL语句的查询优化 |
| 2.2.4 SQL语句的查询执行 |
| 2.3 不同类型异构加速平台对比 |
| 2.3.1 异构加速平台 |
| 2.3.2 数据库异构加速系统性能指标 |
| 2.3.3 不同异构加速平台对比 |
| 2.4 异构平台加速数据库的研究现状 |
| 2.4.1 第三方数据库加速技术研究现状 |
| 2.4.2 异构平台排序操作加速研究 |
| 2.4.3 异构平台连接操作加速研究 |
| 2.4.4 异构平台过滤操作加速研究 |
| 2.5 异构平台并行计算相关技术 |
| 2.5.1 并行编程模型 |
| 2.5.2 Open CL编程模型体系结构 |
| 2.5.3 Open CL在 FPGA上的实现 |
| 2.6 本章小结 |
| 第3章 以排序操作为核心的加速器 |
| 3.1 排序操作的硬件实现方式 |
| 3.1.1 排序网络结构 |
| 3.1.2 线性比较器结构 |
| 3.2 排序矩阵整体结构 |
| 3.2.1 基本排序单元 |
| 3.2.2 比较规则 |
| 3.2.3 排序矩阵 |
| 3.3 模块化排序矩阵工作模型 |
| 3.3.1 单路串行高位宽单层级模型 |
| 3.3.2 多路并行低位宽单层级模型 |
| 3.3.3 单路串行高位宽多层级模型 |
| 3.4 等值连接 |
| 3.5 选择过滤 |
| 3.6 加速器整体结构 |
| 3.7 实验分析 |
| 3.7.1 实验配置 |
| 3.7.2 实验结果与对比 |
| 3.8 本章小结 |
| 第4章 面向哈希连接算法的硬件加速 |
| 4.1 硬件加速哈希连接的研究现状 |
| 4.2 哈希连接不同阶段性能瓶颈 |
| 4.2.1 哈希连接算法的构建阶段 |
| 4.2.2 哈希连接的探测阶段 |
| 4.3 面向连接结果不唯一应用场景的哈希连接结构 |
| 4.3.1 布谷鸟哈希算法 |
| 4.3.2 改进的布谷鸟哈希表 |
| 4.3.3 LCHJ结构系统组成 |
| 4.3.4 LCHJ结构不同阶段状态变化 |
| 4.4 面向连接结果唯一应用场景的哈希连接结构 |
| 4.4.1 改进的哈希冲突解决策略 |
| 4.4.2 改进的流水线访问方式 |
| 4.4.3 NLPHJ结构系统组成 |
| 4.4.4 NLPHJ结构构建阶段 |
| 4.4.5 NLPHJ结构探测阶段 |
| 4.5 性能分析 |
| 4.5.1 时间复杂度 |
| 4.5.2 内存占用 |
| 4.5.3 哈希冲突概率 |
| 4.5.4 内容寻址寄存器容量 |
| 4.6 实验分析 |
| 4.6.1 实验配置 |
| 4.6.2 实验结果与对比 |
| 4.7 本章小结 |
| 第5章 数据库异构加速系统 |
| 5.1 数据库异构加速系统分类 |
| 5.1.1 基于用户自定义函数的异构系统 |
| 5.1.2 基于存储引擎的异构系统 |
| 5.1.3 基于可卸载插件的异构系统 |
| 5.2 查询语句异构平台执行流程 |
| 5.2.1 基于异构平台的查询语句执行 |
| 5.2.2 执行优化及需要解决的问题 |
| 5.3 数据库异构加速系统执行代价 |
| 5.3.1 数据传输代价 |
| 5.3.2 数据执行代价 |
| 5.3.3 可重构代价 |
| 5.3.4 加速效果 |
| 5.4 数据库异构系统加速架构组成 |
| 5.4.1 数据库交互层 |
| 5.4.2 通用加速库层 |
| 5.4.3 设备管理层 |
| 5.4.4 设备抽象层 |
| 5.4.5 设备驱动层 |
| 5.5 实验分析 |
| 5.5.1 实验配置 |
| 5.5.2 实验结果与对比 |
| 5.6 本章小结 |
| 第6章 总结与展望 |
| 6.1 论文工作总结 |
| 6.2 未来研究展望 |
| 参考文献 |
| 攻读博士学位期间发表的学术论文 |
| 致谢 |
| 作者简历 |
（3）基于轻量级虚拟机监控器的安全计算环境（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本文研究内容 |
| 1.4 本文组织结构 |
| 1.5 关键名词解释 |
| 第二章 相关理论与技术基础 |
| 2.1 Intel硬件虚拟化技术 |
| 2.1.1 CPU虚拟化 |
| 2.1.2 内存虚拟化 |
| 2.2 IPSec VPN相关理论与技术 |
| 2.2.1 IPSec协议 |
| 2.2.2 IPSec隧道建立原理 |
| 2.2.3 IKEv1 密钥交换和协商 |
| 2.3 AES原理 |
| 2.4 XTS-AES数据加密原理 |
| 2.5 TRESOR |
| 2.6 本章小结 |
| 第三章 系统总体设计 |
| 3.1 系统需求分析 |
| 3.2 系统总体结构设计 |
| 3.2.1 BitVisor架构 |
| 3.2.2 半穿透驱动程序 |
| 3.2.3 S-LVMM总体结构 |
| 3.3 系统运行流程 |
| 3.3.1 系统启动流程 |
| 3.3.2 内存加密模块工作流程 |
| 3.3.3 存储设备加密流程 |
| 3.3.4 VPN模块与strongSwan服务器交互流程 |
| 3.4 本章小结 |
| 第四章 系统详细设计与实现 |
| 4.1 密钥管理模块 |
| 4.1.1 密钥生成 |
| 4.1.2 密钥存储 |
| 4.2 AES实现模块 |
| 4.3 内存加密模块 |
| 4.3.1 页面管理 |
| 4.3.2 设备内存 |
| 4.3.3 DMA缓冲区 |
| 4.3.4 函数调用流程分析 |
| 4.4 存储设备加密模块 |
| 4.4.1 存储设备信息的配置 |
| 4.4.2 处理影子缓冲区数据 |
| 4.4.3 USB存储设备加解密实现 |
| 4.4.4 硬盘加解密实现 |
| 4.4.5 函数调用流程分析 |
| 4.5 VPN模块分析 |
| 4.5.1 S-LVMM的总体网络架构 |
| 4.5.2 IKEv1 密钥交换和协商实现 |
| 4.5.3 数据包的发送流程和SA的管理 |
| 4.6 本章小结 |
| 第五章 系统测试与分析 |
| 5.1 测试概述 |
| 5.2 strongSwan的编译安装和配置 |
| 5.3 S-LVMM的功能测试 |
| 5.3.1 S-LVMM的安装 |
| 5.3.2 S-LVMM的启动 |
| 5.3.3 存储设备加密模块功能测试 |
| 5.3.4 VPN模块功能测试 |
| 5.3.5 内存加密模块功能测试 |
| 5.4 S-LVMM的性能测试 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 工作总结 |
| 6.2 未来展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间取得的研究成果 |
（4）万兆IPSec协议芯片关键技术研究（论文提纲范文）
| 1 芯片的基本框架 |
| 2 芯片实现的关键技术 |
| 2.1 快速数据库查找 |
| 2.2 IPSec安全协议ASIP |
| 2.3 抗重放加速引擎 |
| 3 测试结果分析 |
| 4 总结 |
（5）基于可编程网卡的高性能数据中心系统（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究的背景和意义 |
| 1.2 国内外研究现状 |
| 1.2.1 优化软件 |
| 1.2.2 利用新型商用硬件 |
| 1.2.3 设计新硬件 |
| 1.3 本文的研究内容和贡献 |
| 1.4 论文结构安排 |
| 第2章 数据中心与可编程网卡概论 |
| 2.1 数据中心的发展趋势 |
| 2.1.1 资源虚拟化 |
| 2.1.2 分布式计算 |
| 2.1.3 定制化硬件 |
| 2.1.4 细粒度计算 |
| 2.2 “数据中心税” |
| 2.2.1 虚拟网络 |
| 2.2.2 网络功能 |
| 2.2.3 操作系统 |
| 2.2.4 数据结构处理 |
| 2.3 可编程网卡的架构 |
| 2.3.1 专用芯片(ASIC) |
| 2.3.2 网络处理器(NP) |
| 2.3.3 通用处理器(SoC) |
| 2.3.4 可重构硬件(FPGA) |
| 2.4 可编程网卡在数据中心的应用 |
| 2.4.1 微软Azure云 |
| 2.4.2 亚马逊AWS云 |
| 2.4.3 阿里云、腾讯云、华为云、百度 |
| 第3章 系统架构 |
| 3.1 网络加速 |
| 3.1.1 网络虚拟化加速 |
| 3.1.2 网络功能加速 |
| 3.2 存储加速 |
| 3.2.1 存储虚拟化加速 |
| 3.2.2 数据结构处理加速 |
| 3.3 操作系统加速 |
| 3.4 可编程网卡 |
| 第4章 ClickNP网络功能加速 |
| 4.1 引言 |
| 4.2 背景 |
| 4.2.1 软件虚拟网络与网络功能的性能挑战 |
| 4.2.2 基于FPGA的网络功能编程 |
| 4.3 系统架构 |
| 4.3.1 ClickNP开发工具链 |
| 4.3.2 ClickNP编程 |
| 4.4 FPGA内部并行化 |
| 4.4.1 元件间并行化 |
| 4.4.2 元件内并行 |
| 4.5 系统实现 |
| 4.5.1 ClickNP工具链和硬件实现 |
| 4.5.2 ClickNP元件库 |
| 4.5.3 PCIE I/O通道 |
| 4.5.4 Verilog元件 |
| 4.6 应用与性能评估 |
| 4.6.1 数据包生成器和抓包工具 |
| 4.6.2 OpenFlow防火墙 |
| 4.6.3 IPSec网关 |
| 4.6.4 L4负载平衡器 |
| 4.6.5 pFabric流调度器 |
| 4.7 讨论: 资源利用率 |
| 4.8 本章小结 |
| 第5章 KV-Direct数据结构加速 |
| 5.1 引言 |
| 5.2 背景 |
| 5.2.1 键值存储的概念 |
| 5.2.2 键值存储的工作负载变化 |
| 5.2.3 现有键值存储系统的性能瓶颈 |
| 5.2.4 远程直接键值访问面临的挑战 |
| 5.3 KV-Direct操作原语 |
| 5.4 键值处理器 |
| 5.4.1 哈希表 |
| 5.4.2 Slab内存分配器 |
| 5.4.3 乱序执行引擎 |
| 5.4.4 DRAM负载分配器 |
| 5.4.5 向量操作译码器 |
| 5.5 系统性能评估 |
| 5.5.1 系统实现 |
| 5.5.2 测试床与评估方法 |
| 5.5.3 吞吐量 |
| 5.5.4 能耗效率 |
| 5.5.5 延迟 |
| 5.5.6 对CPU性能的影响 |
| 5.6 扩展 |
| 5.6.1 基于CPU的分散.聚集DMA |
| 5.6.2 单机多网卡 |
| 5.6.3 基于SSD的持久化存储 |
| 5.6.4 分布式键值存储 |
| 5.7 讨论 |
| 5.7.1 不同容量的网卡硬件 |
| 5.7.2 对现实世界应用的影响 |
| 5.7.3 可编程网卡内的有状态处理 |
| 5.8 相关工作 |
| 5.9 本章小结 |
| 第6章 SocksDirect通信原语加速 |
| 6.1 引言 |
| 6.2 背景 |
| 6.2.1 Linux套接字简介 |
| 6.2.2 Linux套接字中的开销 |
| 6.2.3 高性能套接字系统 |
| 6.3 架构概览 |
| 6.4 系统设计 |
| 6.4.1 无锁套接字共享 |
| 6.4.2 基于RDMA和共享内存的环形缓冲区 |
| 6.4.3 零拷贝 |
| 6.4.4 事件通知 |
| 6.4.5 连接管理 |
| 6.5 系统性能评估 |
| 6.5.1 评估方法 |
| 6.5.2 性能微基准测试 |
| 6.5.3 实际应用性能 |
| 6.6 讨论: 连接数可扩放性 |
| 6.6.1 基于可编程网卡的传输层 |
| 6.6.2 基于CPU的传输层 |
| 6.6.3 多套接字共享队列 |
| 6.6.4 应用、协议栈与网卡间的接口抽象 |
| 6.7 本章小结 |
| 第7章 总结与展望 |
| 7.1 全文总结 |
| 7.2 未来工作展望 |
| 7.2.1 基于片上系统的可编程网卡 |
| 7.2.2 开发工具链 |
| 7.2.3 操作系统 |
| 7.2.4 系统创新 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（6）基于CAM的数据库查询硬件加速方法（论文提纲范文）
| 1 查询操作分析 |
| 1.1 查询流程 |
| 1.2 查询操作时间开销分析 |
| 2 基于CAM的加速架构 |
| 2.1 加速架构的设计 |
| 2.2 基于CAM单元的多条目并行查询 |
| 2.3 多查询条件并行查询 |
| 3 实验结果及分析 |
| 3.1 功能验证 |
| 3.2 资源开销及性能 |
| 4 结束语 |
（7）采用哈夫曼编码技术提高硬件无损压缩效率的算法研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 数据无损压缩硬件算法的作用和意义 |
| 1.2 哈夫曼编码技术和数据无损压缩硬件算法的发展现状 |
| 1.3 数据无损压缩硬件算法的测试条件性能评价参数 |
| 1.3.1 测试条件 |
| 1.3.2 性能评价参数 |
| 1.4 论文的主要研究工作和创新点 |
| 1.4.1 主要研究工作 |
| 1.4.2 论文主要创新点 |
| 1.5 后续章节内容安排 |
| 参考文献 |
| 第2章 应用于数据无损压缩的哈夫曼编码技术 |
| 2.1 哈夫曼编码原理与数据无损压缩技术 |
| 2.1.1 哈夫曼编码算法原理 |
| 2.1.2 哈夫曼编码应用于数据压缩面临的实际问题 |
| 2.2 哈夫曼编码模式与实用化数据处理技术 |
| 2.2.1 常用哈夫曼编码模式 |
| 2.2.2 存储模式,静态、动态哈夫曼编码模式的特性和应用场景 |
| 2.2.3 实用化的动态哈夫曼编码技术 |
| 2.3 基于硬件电路实现哈夫曼编码的技术难点 |
| 2.3.1 文件分块方式与哈夫曼编码模式 |
| 2.3.2 基于硬件电路设计高效的建树排序算法 |
| 2.3.3 基于硬件电路设计存储哈夫曼树的结构 |
| 2.3.4 设计处理编码长度超过限制节点的方法 |
| 2.3.5 用于预处理数据的其他压缩算法的提速问题 |
| 2.4 本章小结 |
| 参考文献 |
| 第3章 数据分块方式与编码模式的选择策略 |
| 3.1 将数据分块和采用多种编码模式的必要性 |
| 3.1.1 数据分块后对哈夫曼编码结果的影响 |
| 3.1.2 数据分块进行处理有利于执行并行计算和节约存储资源 |
| 3.1.3 哈夫曼编码过程中使用多种编码模式的必要性 |
| 3.2 哈夫曼编码硬件算法中的数据分块方式和编码模式 |
| 3.2.1 哈夫曼编码软件应用的数据分块方法和编码模式选择策略 |
| 3.2.2 基于硬件电路实现动态数据分块和编码模式选择的难点 |
| 3.3 哈夫曼编码硬件算法中的数据分块方式 |
| 3.3.1 单一文件大小与多种文件大小的静态分块方式 |
| 3.3.2 文件分块大小的选择策略(单一文件大小的分块方式) |
| 3.4 哈夫曼编码硬件算法中的编码模式选择策略 |
| 3.4.1 编码速率优先 |
| 3.4.2 压缩率优先 |
| 3.5 本章小结 |
| 参考文献 |
| 第4章 应用于哈夫曼编码的节点排序硬件算法 |
| 4.1 节点排序在哈夫曼编码过程中的作用 |
| 4.1.1 字符(叶节点)的分布特征 |
| 4.1.2 新产生的内部节点的分布特征 |
| 4.1.3 对字符统计频率的计数过程的容错性能 |
| 4.2 提升建树排序硬件算法效率的方法 |
| 4.2.1 快速处理零节点提升排序执行效率 |
| 4.2.2 运用分治法加速建树排序 |
| 4.2.3 利用内部节点的有序性减少排序节点数量 |
| 4.2.4 对统计频率取近似值,对近似值区间进行排序 |
| 4.3 节点排序硬件算法中的关键技术 |
| 4.3.1 位图法所使用的标志位寄存器组的设置方法 |
| 4.3.2 快速查询标志位寄存器组的方法 |
| 4.3.3 建树排序过程中存储内部节点的方式 |
| 4.3.4 采用分治法加速排序时划分区间的方法 |
| 4.4 哈夫曼编码器中建树排序模块的设计 |
| 4.5 本章小结 |
| 参考文献 |
| 第5章 构建和存储哈夫曼树方法的研究 |
| 5.1 哈夫曼树结构在编码过程中的应用 |
| 5.1.1 哈夫曼编码过程中哈夫曼树的作用 |
| 5.1.2 动态哈夫曼树的建立过程和物理存储方式 |
| 5.1.3 范式哈夫曼编码与哈夫曼树 |
| 5.2 基于哈夫曼树设置节点编码的硬件算法 |
| 5.2.1 哈夫曼树的物理存储结构和查询节点层次的方法 |
| 5.2.2 根据频率排序结果直接分配编码方式 |
| 5.3 哈夫曼编码硬件算法中的新型哈夫曼树结构 |
| 5.3.1 基于硬件电路的新型树状链接关系 |
| 5.3.2 采用新型树状链接关系可提高存储效率 |
| 5.3.3 采用新型树状链接射关系可提高查询效率 |
| 5.3.4 新型树状链接关系可支持批量获取溢出节点 |
| 5.4 性能评估与测试结果分析 |
| 5.4.1 编码速率性能 |
| 5.4.2 存储资源消耗 |
| 5.5 本章小结 |
| 参考文献 |
| 第6章 处理溢出节点和拼接变长编码的方法研究 |
| 6.1 哈夫曼编码过程中产生的溢出节点 |
| 6.1.1 哈夫曼编码过程中产生溢出节点的原因 |
| 6.1.2 范式哈夫曼编码过程中溢出节点的处理方式 |
| 6.2 哈夫曼编码算法中处理溢出叶节点的方法 |
| 6.2.1 常用软件应用处理哈溢出节点的方法 |
| 6.2.2 基于新型树状链接关系加速处理溢出节点的方案 |
| 6.3 哈夫曼编码器中处理溢出节点相关的模块设计 |
| 6.3.1 哈夫曼编码器处理溢出节点的流程 |
| 6.3.2 处理溢出节点流程中的关键计算步骤 |
| 6.3.3 两组块存储器的关键应用 |
| 6.3.4 处理溢出节点的性能分析 |
| 6.4 变长编码拼接模块的设计与优化 |
| 6.4.1 基于硬件(FPGA)的位拼接逻辑设计 |
| 6.4.2 位拼接硬件逻辑的性能评估与设计优化 |
| 6.5 本章小结 |
| 参考文献 |
| 第7章 字典压缩编码硬件算法的研究 |
| 7.1 应用于数据无损压缩的字典压缩算法 |
| 7.1.1 字典压缩算法原理 |
| 7.1.2 字典压缩算法执行流程和实现细节 |
| 7.1.3 字典压缩算法与哈夫曼编码算法结合实现压缩 |
| 7.2 使用其他压缩算法预处理数据的可行性 |
| 7.2.1 基于硬件设计自适应字典的挑战 |
| 7.2.2 字典压缩算法模块预处理数据的可行性 |
| 7.3 字典压缩算法模块预处理数据的实现方案 |
| 7.3.1 字典压缩算法模块中的子模块划分 |
| 7.3.2 字典压缩算法模块的设计概要 |
| 7.3.3 匹配字符查找模块的设计概要 |
| 7.3.4 匹配编码模块的设计概要 |
| 7.4 字典压缩算法模块采用的关键提速技术 |
| 7.4.1 消除或减少伪匹配的必要性 |
| 7.4.2 一种去除伪匹配的方法 |
| 7.4.3 用于去除伪匹配的模块的设计与优化 |
| 7.5 本章小结 |
| 参考文献 |
| 第8章 总结与展望 |
| 8.1 总结 |
| 8.2 进一步工作的建议 |
| 攻读博士学位期间研究成果目录 |
| 致谢 |
| 附录I 字符长度设定对信息熵计算结果的影响 |
（8）基于FPGA的高性能网络功能加速平台（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景 |
| 1.2 国内外研究现状 |
| 1.3 论文研究内容 |
| 1.4 论文组织结构 |
| 2 网络功能及FPGA |
| 2.1 网络功能 |
| 2.2 FPGA |
| 2.3 本章小结 |
| 3 软硬件结合的网络功能加速平台设计 |
| 3.1 软硬件结合的解决方案 |
| 3.2 DHL平台 |
| 3.3 硬件函数抽象 |
| 3.4 DHL运行时环境 |
| 3.5 本章小结 |
| 4 DHL平台的实现 |
| 4.1 DPDK框架 |
| 4.2 数据传输层 |
| 4.3 数据隔离 |
| 4.4 加速模块和部分重配置 |
| 4.5 编程APIs和编程实例 |
| 4.6 本章小结 |
| 5 实验测试与评估 |
| 5.1 实验平台 |
| 5.2 实验样例 |
| 5.3 网络功能性能测试 |
| 5.4 部分重配置评估 |
| 5.5 FPGA资源利用率 |
| 5.6 开发成本与效率 |
| 5.7 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录1 攻读硕士学位期间发表的学术论文 |
| 附录2 攻读硕士学位期间申请的国家发明专利 |
（9）NFV中高性能可定制的安全网关的设计实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究介绍 |
| 1.2 国内外研究现状 |
| 1.2.1 传统网络设备与NFV |
| 1.2.2 数据包处理软件框架与高速包输入输出库 |
| 1.2.3 通用硬件上的高性能包处理系统 |
| 1.2.4 硬件加速器 |
| 1.2.5 加速器的应用 |
| 1.3 研究内容 |
| 1.4 论文的主要内容与章节安排 |
| 1.5 本章小结 |
| 第二章 安全网关的发展与挑战 |
| 2.1 安全网关的发展 |
| 2.1.1 IPsec安全网关的介绍 |
| 2.1.2 硬件安全网关设备 |
| 2.1.3 软件实现的安全网关 |
| 2.1.4 使用硬件加速的安全网关 |
| 2.2 DPDK数据包框架 |
| 2.2.1 数据包框架的组成 |
| 2.2.2 搭建网关程序 |
| 2.3 安全网关设计中的挑战 |
| 2.4 本章小结 |
| 第三章 TURBOGW安全网关框架的设计与实现 |
| 3.1 系统的总体架构 |
| 3.2 TurboGW安全网关应用层(Application Layer) |
| 3.2.1 安全网关整体功能 |
| 3.2.2 配置文件介绍 |
| 3.2.3 使用配置文件生成安全网关应用 |
| 3.3 SA、SP在 pipeline框架中的设计与实现 |
| 3.3.1 IPsec的划分 |
| 3.3.2 SA与 SP表的设计实现 |
| 3.3.3 SA pipeline与 SP pipeline的设计实现 |
| 3.4 流整形器(Flow Shaper) |
| 3.4.1 流导向器 |
| 3.4.2 数据包聚合器 |
| 3.5 加速器抽象层(Acceleration Abstraction Layer) |
| 3.5.1 加密库 |
| 3.5.2 加速器抽象层隐藏底层细节 |
| 3.5.3 加速器调度器 |
| 3.6 本章小结 |
| 第四章 实验和分析 |
| 4.1 实验平台和测试环境 |
| 4.2 IPsec协议处理性能 |
| 4.3 复杂网络功能服务的性能测试 |
| 4.4 优化提升 |
| 4.5 多种加速器的使用 |
| 4.6 本章小结 |
| 第五章 总结与展望 |
| 5.1 主要结论 |
| 5.2 研究展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间已发表或录用的论文 |
（10）IPSec协议下加密IP核的设计与FPGA实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 课题背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 研究内容与设计指标 |
| 1.3.1 研究内容 |
| 1.3.2 设计指标 |
| 1.4 论文组织 |
| 第二章 IPSec协议相关理论分析 |
| 2.1 网络协议分层模型 |
| 2.2 IPv6协议 |
| 2.3 IPSec协议安全体系 |
| 2.3.1 IPSec协议工作模式 |
| 2.3.2 认证头AH协议 |
| 2.3.3 封装安全载荷ESP协议 |
| 2.4 IPSec协议安全联盟 |
| 2.4.1 安全参数索引 |
| 2.4.2 安全联盟数据库 |
| 2.4.3 安全策略数据库 |
| 2.5 本章小结 |
| 第三章 IPSec协议下加密IP核的硬件架构设计 |
| 3.1 IPSec协议系统硬件设计 |
| 3.1.1 处理外出数据报的系统工作 |
| 3.1.2 处理进入数据报的系统工作 |
| 3.2 加密IP核硬件架构设计 |
| 3.3 数据包解析控制模块设计 |
| 3.3.1 数据包格式制定 |
| 3.3.2 模块结构设计 |
| 3.3.3 计算填充项长度 |
| 3.3.4 状态机设计 |
| 3.3.5 电路设计 |
| 3.4 算法模块设计 |
| 3.4.1 数据包格式制定 |
| 3.4.2 模块结构设计 |
| 3.4.3 算法模块电路设计 |
| 3.5 数据包封装处理模块设计 |
| 3.5.1 数据包格式制定 |
| 3.5.2 模块结构设计 |
| 3.5.3 状态机设计 |
| 3.5.4 电路设计 |
| 3.6 本章小结 |
| 第四章 算法引擎模块硬件设计 |
| 4.1 AES算法引擎模块硬件设计 |
| 4.1.1 字节替换模块设计 |
| 4.1.2 行移位模块设计 |
| 4.1.3 列混合模块设计 |
| 4.1.4 轮密钥加及密钥扩展模块设计 |
| 4.1.5 电路设计 |
| 4.2 3DES算法引擎模块硬件设计 |
| 4.2.1 硬件架构设计 |
| 4.2.2 密钥生成模块设计 |
| 4.2.3 迭代运算模块设计 |
| 4.2.4 电路设计 |
| 4.3 算法CBC模式结构设计 |
| 4.4 本章小结 |
| 第五章 验证及结果分析 |
| 5.1 FPGA实现流程 |
| 5.2 模块级功能验证 |
| 5.2.1 数据包解析控制模块验证 |
| 5.2.2 AES算法模块验证 |
| 5.2.3 3DES算法模块验证 |
| 5.2.4 数据包封装处理模块验证 |
| 5.3 系统级功能验证 |
| 5.4 FPGA实现 |
| 5.4.1 ISE综合及实现 |
| 5.4.2 上板验证 |
| 5.5 结果分析 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间的成果 |
| 附录 |
四、IPSec硬件加速的CAM技术（论文参考文献）
- [1]支持DMA多队列的PCIE高速网卡设计与实现[D]. 刘珣. 北京邮电大学, 2021(01)
- [2]基于FPGA异构平台的关系型数据库加速技术研究[D]. 薛梅婷. 浙江大学, 2020(01)
- [3]基于轻量级虚拟机监控器的安全计算环境[D]. 赵明. 电子科技大学, 2020(07)
- [4]万兆IPSec协议芯片关键技术研究[J]. 桂祚勤,崔广财,林存花,陈浩涓. 信息安全研究, 2020(02)
- [5]基于可编程网卡的高性能数据中心系统[D]. 李博杰. 中国科学技术大学, 2019(08)
- [6]基于CAM的数据库查询硬件加速方法[J]. 苏童,唐永鹤,蒋烈辉. 信息工程大学学报, 2019(02)
- [7]采用哈夫曼编码技术提高硬件无损压缩效率的算法研究[D]. 董乾. 东南大学, 2018(05)
- [8]基于FPGA的高性能网络功能加速平台[D]. 李肖瑶. 华中科技大学, 2018(06)
- [9]NFV中高性能可定制的安全网关的设计实现[D]. 李宗垚. 上海交通大学, 2018(01)
- [10]IPSec协议下加密IP核的设计与FPGA实现[D]. 张龙飞. 东南大学, 2016(03)
标签：ipsec论文; 哈夫曼编码论文; 大数据论文; 可编程逻辑控制器论文; 数据库系统论文;