一、基于PCI总线的大容量高速视频存储系统的研制（论文文献综述）
张雪钰[1]（2021）在《通用型综合等效设备的设计与实现》文中提出综合等效设备主要用于模拟弹上测控设备和外系统设备,实现弹上和弹地的接口及功能仿真,模拟弹上设备时实现弹地接口的全覆盖测试,模拟外系统设备时实现弹上接口的信号模拟,这对于弹上设备可靠性的提高具有十分重要的意义。常规的等效设备往往针对特定的测试对象,功能固定,接口较少,升级和维护过程繁琐,且一套等效设备包含工控机、显示屏、键盘、电缆等,不利于多场合的调度。针对以上问题,研究一种能涵盖更多功能需求,同时具备通用性、可靠性和可扩展性的便携综合等效设备是十分必要的。本文在考虑可靠性、便携性和可扩展性的基础上,结合国内外自动测试系统的发展现状,提出基于CPCI总线的便携式综合等效设备的方案。设备使用一体化标准多槽3U CPCI机箱,将屏幕、键盘和系统控制器均集成在工控机中,提高了设备的便携性和可扩展性;采用PCI总线保证了数据链路的稳定性;同时采用模块化设计,根据信号类型进行板卡区分,完成了开关量板卡、数字量RS422板卡、LVDS板卡、模拟量板卡的硬件设计。每块板卡均采用FPGA作为主控芯片,采用PCI9054作为桥接芯片,由于等效器输出信号繁多,在设计时考虑差分信号、高速信号及电气隔离等需求,提高硬件电路的可靠性。设备配合板卡参数可配置的上位机软件,辅助综合等效器进行激励信号的输出及数据采集分析工作,提高设了设备的通用性。采用专用测试工装,对各板卡功能进行测试,测试结果表明,该综合等效器可根据上位机配置实现对应接口信号的输出及信号采集功能,设计内容符合各项需求。同时该设备具有良好的通用性,能够极大的缩短同类设备的研发周期,具有一定的工程价值。
都乐[2]（2021）在《基于PCIe接口的高速数据传输系统技术研究》文中进行了进一步梳理近年来,随着高速数据传输技术的快速发展,各种设备传输的海量数据呈指数级增长。在此基础上,为了提高数据处理的效率,硬件加速技术也得到了很好的发展。如何将大量的数据既稳定又高效地传输到主机和硬件板卡上,并进行后续的处理是极其重要的。基于此背景,本文主要进行了如下内容的研究:分析研究了 PCIe高速串行总线的协议规范及事务层的功能和事务层的数据包结构,通过研究PCIe总线拓扑结构,确定了传输系统的体系结构,为后续的PCIe速数据传输系统设计奠定了基础。研究了 Xilinx 7系列FPGA PCIe IP核的用户接口时序,在此基础上完成了 PIO、总线主控式DMA的设计。对两种形式的PCIe传输方式进行传输验证,并分析其存在的问题,为后续采用XDMA进行PCIe高速数据传输设计提供了设计思路。对基于XDMA IP核的分散聚合式DMA高速数据传输设计的实现方法进行研究,完成了 XDMA硬核用户时序接口和传输逻辑的设计,通过驱动程序和板卡的联调,在硬件开发平台上完成对基于XDMA的PCIe高速传输设计的测试验证。在此基础上本文提出了一种基于XDMAIP核的传输架构,并为其设计了对应的上位机程序,架构可以将接收上位机程序的数据进行缓冲,实现主机和FPGA板卡的通信的同时在板卡中对数据进行处理,最后再将处理之后的数据传回上位机程序中进行后续的数据处理。该传输架构为卫星通信中的信关站硬件加速架构提供了一种的可行思路。
邵云泽[3]（2021）在《基于VPX嵌入式系统的实时流数据处理技术研究》文中进行了进一步梳理实时流数据作为高速连续到达的数据序列,在工业控制,实时监控,自动驾驶,信号处理等与嵌入式系统密切相关的领域广泛出现。随着嵌入式系统对实时流数据的处理性能要求越来越高,嵌入式系统上传统的实时流数据处理系统遇到了瓶颈,数据传输速度、实时性与数据处理带宽等方面的问题越来越突出。针对嵌入式系统对实时流数据进行处理时数据传输速度、实时性与数据处理带宽等方面的问题,本文给出并论述了一套基于VPX嵌入式系统的高性能实时流数据传输、分析与存储软件的系统。该系统融合了基于VPX嵌入式系统的板间数据传输技术和基于PCIe协议的对称多处理流数据处理技术,能够在一定条件下有效解决嵌入式系统上对实时流数据进行处理时实时性低,带宽不足的问题。本文基于论述的软件系统,对实时操作系统,PCIe总线协议,VPX总线协议等技术进行了研究,结合应用需求分析并论证了软件系统总体架构和方案,分别对实时流数据收发管理软件、分析软件与存储软件进行了设计,详细论证了命令控制模块,缓存管理模块等关键模块以及软件各个层级架构的设计思路与具体实现。本文最后在VPX嵌入式系统上对论述的软件系统以及具体的软件实现进行了相应的测试与分析。分析的结果说明驱动程序与应用程序能够正常加载并且长时间地保持正常工作状态,并且流数据传输,分析与存储的速度分别达到了1500MB/s,1100MB/s,2.225GB/s,满足高速实时流数据传输的需求,验证了本系统高实时性,高速率的特点,说明了本系统在面向嵌入式系统的实时流数据处理领域内具有良好的应用价值。
丁治国[4]（2020）在《基于内存计算的海洋地震拖缆水上记录系统关键技术研究》文中认为海洋地震勘探拖缆水上记录系统是海洋地震勘探装备中的重要设备。当海洋拖缆的个数与采集通道数均较少时,数据记录问题较为简单,水上记录系统的软硬件无需扩展,系统采用固定结构即可。然而,随着海洋地震勘探装备规模的扩大,拖缆个数与采集通道数量成倍增长,水上记录系统对于软硬件可扩展性的需求越来越强烈。传统上,水上记录系统仅负责海洋拖缆的数据记录工作,采用固定的软硬件组织结构,很少考虑系统内软硬件整体的扩展便利性,系统内各组件的接口各异,组件间连接关系复杂,软件系统基于单机开发,难以实现灵活的系统扩展与裁剪。在日常勘探作业过程中,上述缺陷不仅会增加整个勘探装备的维护成本,而且会降低作业人员工作效率。为此,本文基于内存计算和实验室过去在海洋地震勘探系统领域的研发经验,以易于扩展的水上记录系统为设计目标,分析了记录系统软硬件扩展能力的具体内涵,提出了一种数据接口与处理相分离的水上记录系统构架。在分析归纳了新构架下记录系统的技术难点后,本文通过关键技术研究的方式,有针对性的完成了通用型数据处理节点设计技术、节点间高速数据传输技术、基于内存的数字逻辑硬件处理技术,以及基于内存的分布式流处理软件技术,这四大关键技术的研究。在通用性数据处理节点设计方面,本文首先借鉴虚拟仪器的设计思想,从结构化数据处理、数据处理图像化两个方面对通用型数据处理节点的设计理论展开论述。提出了“通道时间谱”这一通用的数据视角,对海洋地震勘探系统展开分析。对于实际板卡设计,本文则采用了现有产业界应用广泛的芯片级和电路板级的通用接口方案,对该节点展开具体的芯片选型、电路设计等工作。在节点间高速数据传输方面,本文则利用SerDes传输技术和GTX高速串行收发器,搭配Aurora 64B/66B IP核,以及FMC和SFP模块、PCIe数据传输链路研究了系统内各物理节点间的高速串行传输链路。在基于内存的数字逻辑硬件处理方面,本文基于DDR内存的小读写系统,结合内存接口模块、AXI总线互联器、DMA数据传输引擎以及MicroBlaze软核等组件,研究了虚拟FIFO、拖缆数据流合并,以及节点间内存共享技术。在分布式流处理软件方面,本文则基于Hadoop软件生态,利用现有基于内存计算的流处理软件技术框架和分布式数据库系统技术,构建出了一套易于扩展的水上记录系统的软件系统,并结合具体拖缆数据处理任务,讨论了多种海洋拖缆数据处理方案。通过上述关键技术研究,本文所述的水上记录系统,不仅在通用性方面可以实现系统内主要物理节点的通用部署,而且提供了一套基于内存的拖缆数据处理软硬件模块。本文所提出的软硬件可扩展的系统构想,以及接口与处理组件相互分离的系统设计方案,在简化系统结构的同时,引入了大数据领域先进的技术方案,拓宽了海洋地震勘探装备研发领域的技术选择范围。
雍文韬[5]（2020）在《基于多路并行光模块的高速大容量雷达信号传输与存储》文中研究指明相控阵雷达通过控制馈往各辐射单元电流的相位,不断改变波束的方向,实现对探测区域的扫描。它往往具有跟踪目标多、反应时间短、数据率高等特点,这需要雷达系统具备高速数据传输与大容量数据存储的能力。同时,出于战场环境需要,雷达信号处理系统可以不与前端天线阵列集于一体,而是由前端信号采集板将数字波束形成后的数据传递给后方信号处理系统。本文针对相控阵雷达系统对回波数据传输和存储的需求,设计并实现了基于多路并行光模块的高速大容量雷达数据传输与存储系统。系统以一块信号传输与存储板卡和一台工控机构成,以板卡上12路并行光模块接收信号采集板传递的雷达回波数据,实现100米距离的数据传输。数据暂时存放在板卡缓存模块,在上位机程序控制命令下通过PCIE 3.0接口传输至上位机磁盘阵列中,等待进行后续的雷达信号处理。为了实现高速数据传输与大容量数据存储,本文完成系统总体方案设计,并采用模块化设计的思想完成了以FPGA芯片为核心处理器的板卡硬件设计,同时开展了以下几个模块的工作:（1）光模块数据传输。本文设计了FPGA、光发射/接收模块及光纤构成的传输回路。同时设计了信号产生与12路数据分发模块,借助吉比特收发器接口实现与光模块电接口的互联,并将经过光模块链路传输的数据通过位宽转换提供给DDR3缓存模块。（2）DDR3数据缓存。本文借助赛灵思MIG IP核实现对DDR3芯片的读写时序控制。为解决DDR3模块读/写数据操作不能同时进行的问题,设计了乒乓结构的DDR3缓存,实现流水线操作,控制DDR3读写数据的命令由上位机发出。为了与上位机接口匹配,采用AXI-4协议对DDR3接口封装。（3）PCIE 3.0总线传输与上位机磁盘阵列存储。该部分首先分析了PCIE 3.0总线拓扑与分层结构,完成了基址寄存器配置与事务组包。系统采用DMA方式实现了上位机与板卡数据传输的过程,并将传输到上位机中的数据存储在上位机固态磁盘阵列中。经过对光模块部分传输性能的环回测试及对存储在上位机中的数据进行验证,12通道并行光模块每个通道的线速率在6.25Gbps时误码率为E-13量级,光纤传输距离为100米;DDR3缓存模块数据位宽为64位,内存容量为两组各2GB;上位机磁盘阵列空间为1.5TB,能够满足实际雷达需求。本文所实现的项目,作为一套通用的高速大容量数据传输与存储系统,可应用于包括雷达系统在内的信号处理领域。
贾树林[6]（2019）在《示波记录仪中FPGA高速传输接口的设计与应用》文中研究说明随着示波记录仪等复杂数据采集系统对采样率、通道数、带宽、波形捕获率和存储深度等技术指标的要求越来越高,以及具备的波形分析功能越来越丰富,而波形数据的传输速率是制约其性能指标的关键因素。集成电路工艺的发展使得FPGA在高速传输领域的应用愈加广泛,因此研究FPGA高速传输技术对于提高示波记录仪的性能指标有着重要意义。本文重点研究具备带宽自适应（1）的FPGA间高速传输系统,以及FPGA与上位机之间的交互采用应用最为广泛的PCIe高速接口,研究不同功能的数据源与PCIe接口的最佳传输控制方案,最后提出优化DMA效率的方法,并将上述接口应用于示波记录仪中,主要内容如下:1、通过分析示波记录仪的总体方案需求获取高速传输的具体需求,综合各类采集板卡的隔离性、高速性、兼容性等传输要求,制定最符合实际要求的FPGA间传输方案,根据示波记录仪中普通采集、深存储、双捕获、实时运算等多功能需求,选择最适合该情形下FPGA与上位机之间数据交互的方案。2、设计并实现具备带宽自适应功能的FPGA间串行传输系统,实现单通道100MSPS高速采集板卡上两片FPGA间1.6Gbps的高速隔离传输,以及双通道板卡片间3.2Gbps的传输,并确保在系统时钟下两个通道间传输前后不造成相位差,该系统对于不同采样率、不同ADC分辨率的采集板卡上FPGA间传输具有一定的兼容性。3、设计并实现FPGA与上位机之间的PCIe高速数据传输,包括PCIe接口硬件电路设计,以及基于PCIe IP核的高效率DMA读写控制器、单字读写控制器的逻辑设计,着重设计不同存储器与PCIe接口的传输控制方案,实现来自普通采集FIFO、深存储DDR3、双捕获SSRAM、实时运算等不同数据源通过分时复用PCIe接口传输至上位机,最后分析PCIe总线DMA效率并提出改善的方法。测试结果表明FPGA间传输接口能对单通道04.795Gbps的带宽达到自适应,带宽利用率高达90.82%,传输前后多通道间相位差精度为10ns;PCIe总线的DMA控制器单次最大支持8MB的数据传输,PIO控制器支持16KB的参数读写空间,PCIe接口的跨时钟反馈控制方案充分满足示波记录仪的功能需求,优化后的方案中DMA传输速率得以翻倍,但仍具有较大提升空间。
杨文豪[7]（2017）在《基于PXI总线的高速图像采集模块的设计与实现》文中进行了进一步梳理随着红外探测技术的迅猛发展,图像采集系统对数据的大容量存储、快速吞吐和接口可靠性互联提出了更高的设计要求。为了实现对红外探测器的功能测试,设计了一种大容量数据高速存储采集与控制的模块,本文主要探讨数据高速存储、通用接口互联以及FPGA的可靠性设计。为了实现大容量数据的可靠高速存储,本文设计了基于FPGA的NAND Flash高速大容量存储架构。首先,利用NAND Flash各逻辑单元独立操作的特性,设计了基于4逻辑单元NAND Flash的片内流水线的存储结构;之后,通过并行流转的方法设计了CameraLink、PXI接口到Flash的数据传输缓存控制单元,实现多片Flash的并行读写控制;最后,设计了提高寻址效率的Flash无效块管理方案。为了实现采集模块与计算机的通用互联,解决高速图像采集控制卡在分时操作系统（Windows）下实时性差、不稳定、控制复杂等问题,设计了基于嵌入式实时操作系统Vx Works的PXI总线控制接口。由PCI9054实现PXI总线的本地端逻辑,结合VxWorks中PXI设备驱动的特点,开发了可移植的计算机软件控制接口。通过DMA控制,数据在模块与计算机之间高速传输。针对测试中出现的亚稳态的情况,分别从时钟设计与相位控制、双锁存器设计、复位处理和描述语言风格状态机几方面提出了可行的设计,提高了FPGA设计的可靠性。通过搭建Vx Works测试平台,对各项设计指标和功能进行了测试,模块能够实现对50MHz/16Bit红外图像数据的连续高速可靠存取,通过PXI总线数据读取速度达到33MB/s,模块工作可靠稳定。
庞楠楠[8]（2017）在《高速相机记录系统的设计与实现》文中研究指明随着测量技术的飞速发展,为了提高图像质量和测量精度,高分辨率、高帧频的高速相机被广泛用于拍摄实验现象,从而产生高速、海量的图像数据,如何将这些高速视频数据实时无损的存储下来成为一个急需解决的问题。航空航天等军事领域应用环境较为恶劣,一般都伴随着高低温、高湿热和强震等,因此在满足性能要求的前提下,如何设计出环境特性好、高质量、高速度的视频存储系统,实时无损地存储海量视频数据是研究的关键。本文针对EoSens CL系列高速CMOS相机,克服了常用的设备中一般都存在的体积大、数据导出较慢、通信接口简单、操控较麻烦和易用性差等问题,设计并实现了基于FPGA+PowerPC+SSD的小型化的高速视频实时记录存储系统。本文以FPGA作为高速数据采集、数据处理和图像输出显示及数据上传的管控中心,以PowerPC架构处理器P1010作为数据存储核心处理器,以SATA接口固态硬盘作为数据存储介质,采用Camera Link、PCIe、IIC、RS485和光纤等通信手段,实现高速相机输出的600MB/s的视频数据的实时采集存储,并通过光纤接口实现数据高速上传。论文主要工作如下:1.分析和研究了现阶段市场上的高速数据采集存储系统实现原理及其优缺点,并针对设计要求提出本系统的实现方案。本系统采用高速相机采集高速视频并通过Camera Link接口输入系统,以PCIe总线作为系统内高速数据传输接口,以RS485作为指令传输接口,以光纤作为数据上传接口,以SSD作为数据存储介质,采用Linux嵌入式操作系统,最终通过FPGA+PowerPC+SSD架构满足系统需求。2.针对Camera Link接口视频数据输入,设计和实现了DS90CR288AMTD差分信号的转换;针对PCIe高速数据传输接口,通过Stratix IV GX内嵌PCIe硬核设计并实现了基于Gen2×4宽度的PCIe链路,并在PCIe链路下设计实现了高速数据传输DMA控制器;针对指令传输接口,设计和实现了FPGA下RS485通信接口,并通过电平转换芯片实现LVDS电平和CMOS电平转换。3.针对高速相机输出600MB/s视频数据,设计和实现了4路PowerPC基于Gen 2×1宽度的PCIe链路,每一路PowerPC存储150MB/s图像数据和附加信息;针对PCIe总线,设计和实现了PCIe Switch桥芯片对FPGA下PCIe链路的扩展,并与4路PowerPC连成通路;针对数据高速上传,设计和实现了FPGA下光模块通信接口,数据传速率最高可到2.125Gbps。最后,本文对设计的高速相机记录存储系统进行了性能测试,测试结果表明,各项指标均达到了高速相机记录系统的技术要求。
田小川[9]（2016）在《基于SOPC的图像存储测试系统设计》文中研究说明数据记录对数据分析及测量,以及对科学事业发展和社会生产进步具有深刻而广泛的影响。小型、高速、高可靠性的存储测试系统的研究有实际意义。传统的存储测试系统,使用的是纯硬件语言书写,当系统需要改动时,需要进行繁琐的细节变动。本文以图像存储为研究对象,使用Nand-flash为存储介质,应用内嵌Nios II软核的FPGA进行系统控制,增加了可移植性,实现了小型化,模块化的存储测试系统设计。本文以图像存储为出发点,使用FPGA完成信号处理的SOPC系统的设计及验证。首先介绍了课题的研究背景及意义,存储测试系统相关技术发展,图像存储测试技术的国内外发展现状等;然后根据设定的测试环境,确定系统各部分的技术指标,通过对存储测试系统的详细讨论和分析,从而确定课题采用的数据采集和存储的方式,并利用这些理论基础作为基本依据,通过分析被测信号的特性、系统的精度等技术指标选择合适的元器件进行系统的硬件设计和软件设计。然后根据总体方案,进行硬件电路设计,主要包括视频采集模块、存储模块设计、通信模块设计、核心模块设计、电源模块设计。接着根据硬件平台,搭建了Nios II硬件系统,自定义了Nand-flash、USB、视频解码器控制器IP核。最后为软硬件调试过程中的实验以及结果分析,验证了系统的可行性,测试读取速度符合设计要求。
严希青[10]（2015）在《IMA航电系统中基于AFDX网络的远程数据集中器的设计与实现》文中研究指明远程数据集中器（Remote Data Concentrator,RDC）作为综合模块化航空电子系统中一个重要组件,为核心处理平台同远程设备之间提供接口,主要功能是负责远程数据的采集和转换。基于以太网技术的航空全双工交换式以太网（Avionics Full Duplex Switched Ethernet,AFDX）能够为飞机提供带宽高、实时性高和确定性好的通信,支持机上各种高性能的功能。因此设计和实现一款基于AFDX网络的远程数据集中器,对航空电子系统的发展具有现实意义。采用模块化、小型化的设计思想,设计并实现了一种基于AFDX网络的远程数据集中器。首先分析了远程数据集中器（RDC）产生的背景、优势和发展前景,介绍了国内外研究情况;其次阐述了综合模块化航空电子系统和AFDX网络等RDC设计的背景知识;接着对RDC的功能及性能需求进行分析,构建了总体设计和软件设计方案;然后对RDC的各个模块进行了详细的分析设计,包括基于MPC8270处理器的处理单元设计和ARINC429等总线接口电路的设计;最后实验测试结果验证了RDC设计的可行性和正确性,结果表明RDC的设计达到设计需求。设计的RDC已经在综合模块化航空电子平台中得到验证和应用,满足预期的技术要求。通过对接口的裁剪,可运用于具体型号,表明本文的设计具有指导意义。
二、基于PCI总线的大容量高速视频存储系统的研制（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、基于PCI总线的大容量高速视频存储系统的研制（论文提纲范文）
（1）通用型综合等效设备的设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 ATS国内外发展现状 |
| 1.2.1 国外发展现状 |
| 1.2.2 国内发展现状 |
| 1.2.3 发展趋势 |
| 1.3 测试总线发展现状 |
| 1.4 本文主要工作及章节安排 |
| 2 通用型综合等效器总体设计 |
| 2.1 系统功能分析及功能指标 |
| 2.1.1 系统功能分析 |
| 2.1.2 功能需求 |
| 2.2 系统总体方案设计 |
| 2.2.1 设备总体通信方式选择 |
| 2.2.2 系统总体方案设计 |
| 2.2.3 系统总体通信协议设计 |
| 2.3 系统工作流程 |
| 2.4 本章小结 |
| 3 通用型综合等效器硬件电路设计 |
| 3.1 模拟量通信板卡设计 |
| 3.1.1 PCI接口设计 |
| 3.1.2 信号源输出设计 |
| 3.1.3 采集电路设计 |
| 3.2 开关量卡电路设计 |
| 3.2.1 开关器件选型 |
| 3.2.2 开关量输出电路 |
| 3.2.3 开关量采集电路 |
| 3.3 RS422 电路设计 |
| 3.4 LVDS电路设计 |
| 3.4.1 图像数据传输设计 |
| 3.4.2 LVDS数据远距离传输设计 |
| 3.5 布局布线规则 |
| 3.6 本章小结 |
| 4 系统软件和关键逻辑设计 |
| 4.1 通用型上位机设计 |
| 4.1.1 参数配置 |
| 4.1.2 功能设计 |
| 4.2 PCI接口逻辑设计 |
| 4.3 直流模拟电压输出逻辑设计 |
| 4.4 LVDS信号传输逻辑设计 |
| 4.4.1 图像数据传输逻辑设计 |
| 4.4.2 LVDS数据传输逻辑设计 |
| 4.5 开关量逻辑设计 |
| 4.6 本章小结 |
| 5 性能测试与验证 |
| 5.1 测试平台搭建 |
| 5.2 功能测试与分析 |
| 5.3 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及所取得的研究成果 |
| 致谢 |
（2）基于PCIe接口的高速数据传输系统技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文课题来源及研究内容和主要创新点 |
| 1.4 论文组织结构 |
| 第二章 PCIe总线协议 |
| 2.1 PCIe结构体系 |
| 2.1.1 PCIe总线拓扑结构 |
| 2.1.2 PCIe总线分层结构 |
| 2.2 PCIe数据传输 |
| 2.2.1 PCIe总线事务介绍 |
| 2.2.2 PCIe各层包结构 |
| 2.2.3 PCI事务层包分类及用途 |
| 2.2.4 PCI事务层包路由方式 |
| 2.3 PCIe配置空间和中断机制 |
| 2.3.1 PCIe配置空间 |
| 2.3.2 PCIe中断机制 |
| 2.4 本章小结 |
| 第三章 基于PCIe接口的高速数据传输系统 |
| 3.1 设计需求 |
| 3.2 基于硬件加速的信关站传输架构总体设计 |
| 3.3 基于PIO的PCIe传输设计 |
| 3.3.1 7系列PCIe IP核特性 |
| 3.3.2 PIO传输系统 |
| 3.3.3 PIO传输验证 |
| 3.4 基于BMD的DMA传输设计 |
| 3.4.1 基于xapp1052的DMA系统 |
| 3.4.2 DMA传输验证及传输乱序问题分析 |
| 3.5 基于XDMA的PCIe传输架构方案设计 |
| 3.5.1 XDMA IP核特性 |
| 3.5.2 XDMA的DMA操作 |
| 3.5.3 XDMA配置 |
| 3.5.4 XDMA传输架构板卡端设计 |
| 3.5.5 XDMA传输架构上位机程序设计方案 |
| 3.6 本章小结 |
| 第四章 基于XDMA的PCIe传输架构测试与验证 |
| 4.1 测试方案设计 |
| 4.1.1 硬件测试平台搭建 |
| 4.1.2 软件测试环境搭建 |
| 4.2 XDMA传输架构测试与验证 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 本文总结 |
| 5.2 下一步工作展望 |
| 参考文献 |
| 攻读硕士学位期间发表的学术成果目录 |
| 攻读硕士学位期间参加的项目 |
| 致谢 |
（3）基于VPX嵌入式系统的实时流数据处理技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 课题研究内容和论文组织结构 |
| 1.3.1 课题研究内容 |
| 1.3.2 论文组织结构 |
| 2 系统关键技术概要 |
| 2.1 VPX总线协议 |
| 2.2 PCIe总线协议 |
| 2.2.1 PCIe总线层次结构 |
| 2.2.2 PCIe总线事务机制 |
| 2.2.3 PCI Express地址空间与配置空间 |
| 2.3 实时操作系统 |
| 2.3.1 实时操作系统架构 |
| 2.3.2 实时操作系统中断管理 |
| 2.3.3 实时操作系统系统任务间通信 |
| 2.4 本章小结 |
| 3 硬件平台与软件系统 |
| 3.1 硬件平台 |
| 3.1.1 信号处理模块 |
| 3.1.2 大容量存储模块 |
| 3.1.3 控制模块 |
| 3.2 软件系统 |
| 3.2.1 实时流数据收发管理软件 |
| 3.2.2 实时流数据分析软件 |
| 3.2.3 实时流数据存储软件 |
| 3.3 本章小结 |
| 4 软件详细架构与具体实现 |
| 4.1 实时流数据收发管理软件 |
| 4.1.1 PCIe链路驱动层架构与实现 |
| 4.1.2 FPGA驱动层架构与实现 |
| 4.1.3 数据通路控制层架构与实现 |
| 4.2 实时流数据分析软件 |
| 4.2.1 流数据缓存层架构与实现 |
| 4.2.2 数据处理层架构与实现 |
| 4.2.3 实时分发层架构与实现 |
| 4.3 实时流数据存储软件 |
| 4.3.1 设备驱动层架构与实现 |
| 4.3.2 流数据接入层架构与实现 |
| 4.3.3 文件系统层架构与实现 |
| 4.3.4 网络转发层架构与实现 |
| 4.4 本章小结 |
| 5 软件测试与验证 |
| 5.1 软件开发与测试平台 |
| 5.2 实时流数据收发管理软件测试 |
| 5.2.1 FPGA驱动测试 |
| 5.2.2 上下行流数据测试 |
| 5.3 实时流数据分析软件测试与验证 |
| 5.3.1 数据正确性测试与验证 |
| 5.3.2 处理速度测试与验证 |
| 5.4 实时流数据存储软件测试与验证 |
| 5.4.1 三种不同方向的实时流数据的测试与验证 |
| 5.4.2 文件系统读写文件的验证与测试 |
| 5.5 本章小结 |
| 6 总结和展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 作者简历 |
（4）基于内存计算的海洋地震拖缆水上记录系统关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 研究课题背景 |
| 1.2 研究内容 |
| 1.3 研究意义 |
| 1.4 研究路线 |
| 1.5 国内外研究及发展现状 |
| 1.5.1 国外海洋地震勘探 |
| 1.5.2 国内海洋地震勘探 |
| 1.5.3 面向未来的地震勘探装备 |
| 1.6 文章结构 |
| 第2章 海洋地震勘探 |
| 2.1 地震勘探原理 |
| 2.1.1 反射波勘探法 |
| 2.1.2 陆地地震勘探原理 |
| 2.1.3 海洋地震勘探原理 |
| 2.2 海洋地震勘探数据 |
| 2.2.1 地震数据文件格式 |
| 2.2.2 真实的海洋地震数据 |
| 2.3 海洋地震勘探分辨率 |
| 2.3.1 横向分辨率 |
| 2.3.2 纵向分辨率 |
| 2.4 传统海洋地震勘探装备 |
| 2.4.1 水下拖缆系统 |
| 2.4.2 水上记录系统 |
| 2.4.3 数据传输协议 |
| 第3章 易于扩展的水上记录系统 |
| 3.1 国家重点研发项目 |
| 3.2 系统设计目标 |
| 3.2.1 软件可扩展 |
| 3.2.2 硬件可扩展 |
| 3.2.3 软硬件可扩展意义 |
| 3.3 系统构架分析 |
| 3.3.1 内存计算技术 |
| 3.3.2 数据传输协议 |
| 3.3.3 地震数据处理 |
| 3.4 易扩展型水上记录系统构架 |
| 3.4.1 数据接口中心 |
| 3.4.2 工作站 |
| 3.5 关键技术分析 |
| 第4章 通用型数据处理节点设计技术 |
| 4.1 通用型节点设计理论 |
| 4.1.1 虚拟仪器 |
| 4.1.2 数据处理模式 |
| 4.2 通用数据视角“通道时间谱” |
| 4.2.1 “通道时间谱”定义 |
| 4.2.2 “通道时间谱”应用示例 |
| 4.3 通用型数据接口 |
| 4.3.1 芯片级数据总线接口 |
| 4.3.2 电路板级硬件接口 |
| 4.4 通用型节点硬件设计 |
| 4.4.1 FPGA选型 |
| 4.4.2 MIFC接口电路 |
| 4.4.3 MIFC电源电路 |
| 4.4.4 MIFC时钟电路 |
| 4.4.5 辅助功能电路 |
| 第5章 节点间高速数据传输技术 |
| 5.1 SerDes传输链路 |
| 5.1.1 GTX收发器 |
| 5.1.2 收发器控制逻辑 |
| 5.2 PCIe传输链路 |
| 5.2.1 PCIe总线简介 |
| 5.2.2 PCIe协议结构 |
| 5.2.3 PCIe设备配置 |
| 5.2.4 PCIe中断机制 |
| 5.2.5 PCIe传输模式 |
| 5.2.6 DMA/Bridge SubsystemforPCIeIP核 |
| 5.3 FMC模块 |
| 5.3.1 FM-S14模块 |
| 5.3.2 FM-S18模块 |
| 5.3.3 EES-281模块 |
| 5.4 SFP模块 |
| 5.4.1 光纤选型 |
| 第6章 基于内存的数字逻辑硬件处理技术 |
| 6.1 内存读写小系统 |
| 6.1.1 内存接口模块 |
| 6.1.2 AXI互联器 |
| 6.1.3 DMA数据传输引擎 |
| 6.1.4 MicroBlaze软核 |
| 6.2 基于内存的虚拟FIFO |
| 6.2.1 虚拟FIFO控制器 |
| 6.2.2 示例应用 |
| 6.3 拖缆数据流合并 |
| 6.3.1 有序合并 |
| 6.3.2 无序合并 |
| 6.4 节点间内存共享 |
| 6.4.1 Chip2ChipIP核 |
| 6.4.2 内存共享 |
| 第7章 基于内存的分布式流处理软件技术 |
| 7.1 流处理软件 |
| 7.2 Hadoop分布式软件生态 |
| 7.2.1 Hadoop应用 |
| 7.3 流处理软件系统 |
| 7.3.1 软件框架选型 |
| 7.3.2 Spark Structured Streaming |
| 7.4 分布式数据库系统 |
| 7.4.1 行存储VS列存储 |
| 7.4.2 HBASE数据库系统 |
| 7.5 工作站软件系统 |
| 7.5.1 软件系统构架 |
| 7.5.2 数据结构 |
| 7.5.3 拖缆数据流处理 |
| 第8章 系统测试与讨论 |
| 8.1 测试平台 |
| 8.1.1 MIFC板 |
| 8.2 系统性能测试 |
| 8.2.1 数据接口中心性能 |
| 8.2.2 工作站性能 |
| 8.3 硬件扩展测试 |
| 8.3.1 图像显示 |
| 8.3.2 数据采集 |
| 8.4 软件系统测试 |
| 8.4.1 过滤 |
| 8.4.2 统计 |
| 8.4.3 排序 |
| 8.5 测试工作小结 |
| 第9章 总结与展望 |
| 9.1 工作总结 |
| 9.2 工作创新点 |
| 9.3 工作展望 |
| 参考文献 |
| 附录A 补充材料 |
| A.1 A型MIFC板 |
| A.2 B型MIFC板 |
| A.3 C型MIFC板 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（5）基于多路并行光模块的高速大容量雷达信号传输与存储（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 光纤通信技术发展 |
| 1.2.2 存储器技术发展 |
| 1.2.3 PCIE总线技术发展 |
| 1.3 本文主要工作及章节安排 |
| 2 总体方案及硬件设计 |
| 2.1 引言 |
| 2.2 系统总体方案及功能指标 |
| 2.3 系统硬件设计 |
| 2.3.1 FPGA模块硬件设计 |
| 2.3.2 光模块硬件设计 |
| 2.3.3 DDR3模块硬件设计 |
| 2.3.4 PCIE 3.0模块硬件设计 |
| 2.3.5 系统电源模块硬件设计 |
| 2.3.6 系统时钟模块硬件设计 |
| 2.4 本章小结 |
| 3 光模块逻辑设计与实现 |
| 3.1 引言 |
| 3.2 数据产生模块实现 |
| 3.2.1 线性调频信号的产生 |
| 3.2.2 并行数据分发 |
| 3.3 数据传输模块实现 |
| 3.3.1 参考时钟设计 |
| 3.3.2 吉比特发送模块设计 |
| 3.3.3 吉比特接收模块设计 |
| 3.3.4 自环回设计 |
| 3.4 数据接收模块实现 |
| 3.5 本章小结 |
| 4 DDR3 缓存模块逻辑设计与实现 |
| 4.1 引言 |
| 4.2 DDR3读写原理 |
| 4.3 乒乓结构DDR实现 |
| 4.4 AXI4接口实现 |
| 4.5 本章小结 |
| 5 PCIE 3.0模块逻辑设计与实现 |
| 5.1 引言 |
| 5.2 PCIE 3.0总线拓扑结构 |
| 5.3 PCIE 3.0事务分层 |
| 5.4 DMA传输 |
| 5.5 上位机存储 |
| 5.6 本章小结 |
| 6 系统测试与验证 |
| 6.1 引言 |
| 6.2 GTH性能测试 |
| 6.3 数据传输与存储验证 |
| 7 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（6）示波记录仪中FPGA高速传输接口的设计与应用（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 示波记录仪的研究现状 |
| 1.2.2 高速传输技术的研究现状 |
| 1.3 本文研究内容 |
| 1.4 本文结构安排 |
| 1.5 本章小结 |
| 第二章 示波记录仪中高速传输接口的方案研究 |
| 2.1 高速传输接口的需求分析 |
| 2.1.1 示波记录仪的总体方案需求分析 |
| 2.1.2 高速传输方式的方案分析 |
| 2.2 高速传输接口的方案分析 |
| 2.2.1 FPGA间高速传输方案分析 |
| 2.2.2 FPGA与上位机间的高速传输方案分析 |
| 2.3 本章小结 |
| 第三章 带宽自适应的FPGA间串行传输系统 |
| 3.1 FPGA高速收发器原理 |
| 3.1.1 高速收发器内部结构 |
| 3.1.2 高速收发器时钟网络结构 |
| 3.1.3 高速收发器初始化设计 |
| 3.2 带宽自适应的串行传输系统模块设计 |
| 3.2.1 GTX光纤连接硬件电路设计 |
| 3.2.2 发送端缓存编码设计 |
| 3.2.3 接收端解码缓存设计 |
| 3.2.4 多通道间同步及绑定设计 |
| 3.2.5 链路速率设计 |
| 3.3 FPGA间传输系统的总体实现 |
| 3.4 本章小结 |
| 第四章 PCIe高速接口模块设计与实现 |
| 4.1 PCIe总线概述 |
| 4.1.1 PCIe总线拓扑及层次结构 |
| 4.1.2 PCIe总线协议规范 |
| 4.2 PCIe接口硬件电路设计 |
| 4.3 PCIe协议用户逻辑模块设计 |
| 4.3.1 PCIe协议封装模块设计 |
| 4.3.2 PCIe协议解析模块设计 |
| 4.3.3 BAR空间存储器模块设计 |
| 4.3.4 轮询操作与中断操作 |
| 4.4 跨时钟域FIFO反馈控制模块设计 |
| 4.4.1 PCIe发送端FIFO设计 |
| 4.4.2 PCIe接收端FIFO设计 |
| 4.5 提高PCIe总线DMA效率的方法 |
| 4.6 PCIe传输系统总体控制设计 |
| 4.7 本章小结 |
| 第五章 系统功能测试与验证 |
| 5.1 系统测试方法与方案 |
| 5.2 系统测试平台的搭建 |
| 5.3 FPGA间高速传输功能验证 |
| 5.3.1 GTX单通道高速传输测试 |
| 5.3.2 带宽自适应功能测试与验证 |
| 5.3.3 多通道绑定及同步功能验证 |
| 5.4 PCIe总线传输功能测试 |
| 5.4.1 PIO模式与DMA模式功能验证 |
| 5.4.2 缓存反馈传输控制验证 |
| 5.4.3 PCIe总线DMA传输速率测试 |
| 5.5 本章小结 |
| 第六章 结论与展望 |
| 6.1 本文总结 |
| 6.2 未来展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士期间取得的研究成果 |
（7）基于PXI总线的高速图像采集模块的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景 |
| 1.2 课题研究意义 |
| 1.3 国内外研究现状 |
| 1.4 本文研究的主要内容及章节安排 |
| 1.4.1 图像数据高速存储 |
| 1.4.2 通用互联总线 |
| 1.4.3 FPGA可靠性设计 |
| 1.5 研究内容与论文章节安排 |
| 2 总体方案设计与模块软硬件设计 |
| 2.1 高速图像采集模块总体方案设计 |
| 2.2 CameraLink图像数据接口设计 |
| 2.2.1 CameraLink接口技术 |
| 2.2.2 CameraLink接口电路设计 |
| 2.3 VGA显示模块的设计 |
| 2.3.1 VGA显示标准介绍 |
| 2.3.2 VGA接口的电路设计 |
| 2.4 存储模块的设计 |
| 2.5 PXI总线设计 |
| 2.6 主控制器选型与系统组成 |
| 2.7 VxWorks软件接口设计 |
| 2.8 本章小结 |
| 3 基于NAND Flash的并行流水线高速存储设计 |
| 3.1 NAND Flash的并行流水线高速存储设计概述 |
| 3.2 镁光MT29F128G08AJAAAWP结构及工作原理 |
| 3.3 Flash片内流水线操作 |
| 3.4 FPGA数据高速并行操作 |
| 3.4.1 FPGA并行数据处理 |
| 3.4.2 数据高速写入与读取过程分析 |
| 3.5 Flash无效块管理方案设计 |
| 3.6 本章小结 |
| 4 PXI通用互联总线设计 |
| 4.1 PXI通用互联总线接口概述 |
| 4.2 PXI本地总线设计 |
| 4.2.1 PCI9054桥接分析 |
| 4.2.2 基于PCI9054的PXI本地逻辑设计 |
| 4.3 PXI配置过程 |
| 4.4 PXI控制端总线设计 |
| 4.4.1 VxWorks BSP配置技术综述 |
| 4.4.2 VxWorks平台设计 |
| 4.4.3 基于VxWorks的PCI总线的驱动开发 |
| 4.4.4 硬件访问 |
| 4.4.5 API设计及封装 |
| 4.4.6 基于BLOCK模式的DMA传输设计 |
| 4.5 本章小结 |
| 5 FPGA可靠性设计 |
| 5.1 影响FPGA可靠性的因素分析 |
| 5.2 解决方法 |
| 5.2.1 时钟与相位控制 |
| 5.2.2 双锁存器设计 |
| 5.2.3 复位处理 |
| 5.2.4 状态机描述方法 |
| 5.2.5 FPGA后处理 |
| 5.3 本章小结 |
| 6 功能性测试与验证 |
| 6.1 测试平台搭建与组成 |
| 6.1.1 VxWorks测试平台搭建 |
| 6.1.2 测试软件设计 |
| 6.2 功能测试 |
| 6.2.1 功能及可靠性测试 |
| 6.2.2 上传速度测试 |
| 6.3 本章小结 |
| 7 总结与展望 |
| 参考文献 |
| 攻读硕士期间发表的论文及所取得的研究成果 |
| 致谢 |
（8）高速相机记录系统的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 课题背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 本文研究内容 |
| 第二章 高速相机记录系统总体分析 |
| 2.1 高速相机记录系统分析 |
| 2.1.1 数据特性分析 |
| 2.1.2 电气特性分析 |
| 2.2 高速相机记录系统的设计 |
| 2.2.1 记录系统硬件结构 |
| 2.2.2 存储容量与存储速度分析 |
| 2.3 本章小结 |
| 第三章 控制模块设计与实现 |
| 3.1 硬件系统构成 |
| 3.2 输入接口的逻辑分析与实现 |
| 3.2.1 高速相机 |
| 3.2.2 Camera Link通信接口 |
| 3.2.3 输入接口硬件设计 |
| 3.3 输出接口的逻辑分析与实现 |
| 3.3.1 PCIe总线协议 |
| 3.3.2 输出接口逻辑分析 |
| 3.3.3 DMA控制器的实现 |
| 3.3.4 光纤模块的实现 |
| 3.4 本章小结 |
| 第四章 存储模块设计与实现 |
| 4.1 存储模块方案设计 |
| 4.1.1 存储模块硬件设计 |
| 4.1.2 PowerPC处理器P1010 |
| 4.2 存储模块逻辑实现 |
| 4.2.1 存储模块逻辑分析 |
| 4.2.2 存储模块实施方案 |
| 4.3 通信模块的逻辑分析与实现 |
| 4.4 存储模块软件设计与实现 |
| 4.4.1 程序系统结构 |
| 4.4.2 程序设计分析 |
| 4.5 本章小结 |
| 第五章 系统测试与优化 |
| 5.1 Camera Link接口测试 |
| 5.2 PCIe通信功能测试 |
| 5.3 上位机通信功能测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（9）基于SOPC的图像存储测试系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.1.1 遥测技术与存储测试技术介绍 |
| 1.1.2 研制新型存储测试系统的必要性 |
| 1.2 存储测试相关技术的发展 |
| 1.2.1 存储介质的发展 |
| 1.2.2 控制器的发展 |
| 1.3 图像存储系统的发展现状 |
| 1.4 本文的主要工作及论文安排 |
| 1.5 本章小结 |
| 第二章 图像存储测试系统方案设计 |
| 2.1 引言 |
| 2.2 视频制式介绍 |
| 2.3 系统存储分析 |
| 2.4 系统设计要求 |
| 2.5 系统总体框架 |
| 2.5.1 系统硬件电路设计 |
| 2.5.2 系统软硬件实现 |
| 2.6 本章小结 |
| 第三章 图像存储测试系统硬件电路设计 |
| 3.1 引言 |
| 3.2 视频采集模块设计 |
| 3.2.1 视频采集模块组成 |
| 3.2.2 TVP5150A视频解码器外围电路设计 |
| 3.3 存储模块设计 |
| 3.3.1 存储介质的选择 |
| 3.3.2 K9K8G08U0A存储芯片外围电路设计 |
| 3.4 通信模块设计 |
| 3.4.1 通信方式选择 |
| 3.4.2 CY7C68013A外围电路设计 |
| 3.5 核心模块设计 |
| 3.5.1 控制芯片的选择 |
| 3.5.2 FPGA的外围电路设计 |
| 3.6 电源模块设计 |
| 3.7 本章小结 |
| 第四章 NiosII介绍及SOPC整体规划 |
| 4.1 引言 |
| 4.2 Nios II软核处理器体系结构 |
| 4.2.1 Nios II嵌入式软核处理器核 |
| 4.2.2 Nios II系统外围设备 |
| 4.2.3 Avalon片上总线 |
| 4.3 图像存储测试系统顶层设计 |
| 4.3.1 图像存储测试系统总体架构 |
| 4.3.2 自定义Nand-flash控制器顶层设计 |
| 4.3.3 自定义视频AD控制器顶层设计 |
| 4.3.4 自定义USB控制器顶层设计 |
| 4.4 本章小结 |
| 第五章 系统自定义IP核实现 |
| 5.1 引言 |
| 5.2 自定义Nand-flash IP核实现 |
| 5.2.1 自定义Nand-flash控制器总线读写模块设计 |
| 5.2.2 自定义Nand-flash控制器控制模块设计 |
| 5.2.3 生成Nand-flash控制器自定义组件 |
| 5.3 自定义视频AD核实现 |
| 5.4 自定义USB2.0 模块IP核实现 |
| 5.5 本章小结 |
| 第六章 系统搭建及功能验证 |
| 6.1 引言 |
| 6.2 Nand-flash读写验证及视频AD仿真验证 |
| 6.3 电路板实物及实验结果 |
| 6.4 本章小结 |
| 结论及展望 |
| 结论 |
| 创新点 |
| 展望 |
| 参考文献 |
| 攻读学位期间发表论文与研究成果清单 |
| 致谢 |
（10）IMA航电系统中基于AFDX网络的远程数据集中器的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略语表 |
| 第一章 绪论 |
| 1.1 课题开展的目的与意义 |
| 1.2 国内外研究动态发展 |
| 1.2.1 国外研究情况 |
| 1.2.2 国内研究情况 |
| 1.3 论文工作和结构 |
| 第二章 背景知识介绍 |
| 2.1 IMA系统概述 |
| 2.1.1 航电系统发展 |
| 2.1.2 IMA平台的组成 |
| 2.2 AFDX网络 |
| 2.2.1 网络协议 |
| 2.2.2 网络组成 |
| 2.3 本章小结 |
| 第三章 远程数据集中器的方案设计 |
| 3.1 RDC设计需求 |
| 3.1.1 设计原则 |
| 3.1.2 功能需求 |
| 3.1.3 性能需求 |
| 3.1.4 接口需求 |
| 3.2 RDC总体设计 |
| 3.2.1 架构设计 |
| 3.2.2 系统组成 |
| 3.2.3 工作原理 |
| 3.2.4 箱体设计 |
| 3.3 RDC软件设计 |
| 3.3.1 软件结构 |
| 3.3.2 功能要求 |
| 3.4 本章小结 |
| 第四章 远程数据集中器的硬件设计 |
| 4.1 接口处理模块设计 |
| 4.1.1 处理器电路 |
| 4.1.2 接口单元 |
| 4.2 AFDX端系统设计 |
| 4.2.1 FPGA芯片 |
| 4.2.2 片外电路 |
| 4.2.3 工作原理 |
| 4.3 本章小结 |
| 第五章 远程数据集中器的实现 |
| 5.1 硬件实现 |
| 5.2 功能测试 |
| 5.2.1 测试环境 |
| 5.2.2 测试结果 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 研究展望 |
| 参考文献 |
| 致谢 |
| 攻读学位期间已发表或录用的论文 |
四、基于PCI总线的大容量高速视频存储系统的研制（论文参考文献）
- [1]通用型综合等效设备的设计与实现[D]. 张雪钰. 中北大学, 2021(09)
- [2]基于PCIe接口的高速数据传输系统技术研究[D]. 都乐. 北京邮电大学, 2021(01)
- [3]基于VPX嵌入式系统的实时流数据处理技术研究[D]. 邵云泽. 浙江大学, 2021(01)
- [4]基于内存计算的海洋地震拖缆水上记录系统关键技术研究[D]. 丁治国. 中国科学技术大学, 2020
- [5]基于多路并行光模块的高速大容量雷达信号传输与存储[D]. 雍文韬. 南京理工大学, 2020(01)
- [6]示波记录仪中FPGA高速传输接口的设计与应用[D]. 贾树林. 电子科技大学, 2019(01)
- [7]基于PXI总线的高速图像采集模块的设计与实现[D]. 杨文豪. 中北大学, 2017(08)
- [8]高速相机记录系统的设计与实现[D]. 庞楠楠. 西安电子科技大学, 2017(04)
- [9]基于SOPC的图像存储测试系统设计[D]. 田小川. 北京理工大学, 2016(03)
- [10]IMA航电系统中基于AFDX网络的远程数据集中器的设计与实现[D]. 严希青. 上海交通大学, 2015(03)